pipeline ADC中电容mismatch的calibration

在一些电容取值偏小的场合，单单使用muli-bit都还解决不了问题，电容mismatch的calibration貌似很有必要。这方面的论文太多了，有给输入到比较器VTH然后force 0 and force 1，也有capacitor shuffling，甚至很多乱七八糟的LMS background calibration。不知道哪位大虾在实战中应用过?
大家讨论下

你这问题都够写本书了，感觉对电容mismatch的要求主要还是看应用的，看你是关心sndr还是sfdr了，一般文章中都是关心SFDR，但是看你的问题似乎是关心SNDR，这样的话版图技巧优先，其次再说calibration。

mismatch引起的gain error既可以引发harmonic，更能引起很多的spur，从而恶化SNR和SFDR。从我的实测结果来看，单独版图技巧很难解决问题（单位电容400f，大概能做到85dBc左右 SFDR，并且对SNR影响很大，可以Limit到75dB），并且当速度上去之后，电容阵列不敢走得太复杂，因为电容本来不大，引线寄生影响太大。我想来想去，似乎只能做calibration，将其他模块尽可能做好，单独校准mismatch。
不知大侠在实战中用过没?

如果我关心SFDR，那应当如何?如果我关心SNDR，又该如何?我咋觉得这俩本来就一体的呢

all can discuss this ！

你要达到这么高的SFDR和SNR，校准时必须的，一般我们认为10bit或者一些，不需要校准，12bit以上一般都是带校准的

最近在看校准这块，前台校准，没啥头绪，要会的交流下啊

博主 你看的怎么样啦

fdsagfdagd

电容calibrate很容易，这个temp independent,比较难的是opamp gbw和nonlinearity