请教一个关于锁相环的问题
要减小这个相位差，可以改变哪些参数指标呢? 如UP，DN信号的上升下降时间，UP，DN信号的重叠时间，充放电流的延迟匹配，毛刺等。
如果充放电的毛刺相对比较大的话，是不是能鉴别的相位差就会变大呢?
锁相环所能鉴别的相位差由鉴相器性能决定，对于CPPLL，受开关CP时间和PFD脉宽影响
我倒觉得所能鉴相的相位差主要由电荷泵决定，因为电荷泵的非理想因素比较多。而鉴相器完全可以做成无鉴相死区的鉴相器。仿真的结果是电荷泵充放电电流的延时，大小不匹配，还有充分电电流的电流毛刺会给鉴相带来困难。
不过准确的说电荷泵的不匹配引入的是锁定时的固定相位差，那么在这个固定相位差下，锁相环所能鉴别的相位差由谁决定，有没有什么意义了呢。
锁定后的相位差一般一般在500ps~1500ps左右。相位误差跟 PFD,up(dn)信号的延迟的匹配行，CP都有关系。
此处的相位差指的是锁定后PFD UP和DN脉冲的宽度?就是reset时间?理论上razavi的书上说要5级反相器延迟.不过实际设计中大家都用多少呢?
这个问题还真是麻烦得很,我们这一个美国人设计的PLL,说jitter只有30ps,不知道怎么测出来的,也不知道是不是真的
大家对PLL的jitter测试有何看法?
这个jitter指的是VCO输出的jitter吧，这和反馈到ＰＦＤ输入端信号的ｊｉｔｔｅｒ是什么关系呢?
我的一点想法,
PFD的最小脉宽(也就是RESET时间) 要足够把CP完全导通, 这样就可以消除 deadzone, 从而可以鉴别任意小的相位.
放多少级延迟在RESET通路里, 取决于你的CP需要多少时间才能导通.
pll 的最小可鉴别相位差 和 相位误差是不同的概念。
dead zone 在pll 里是必须要消除的，也就是说pfd+cp 对任何小的输入相位差都要工作
否则，pll 根本就不能锁定。
相位误差是指pfd+cp工作时, 输出的 charge 不是和输入的相位差成线性关系。此时pll是可以锁定的，就是在每个比较周期引入spur
小编你好，请教一个CP问题，对以在同频同相由PFD输出的复位脉冲宽度的确定应该是怎么样的?我的理解是一：脉宽比较窄（200p左右），即正好能将CP的开关管打开，此时即使CP的匹配特性不高也可以有一个比较小的纹波；二：脉宽足够宽（1n左右），可以完全将CP打开，但是要求CP的充放电要完全匹配，否则要是延时不一致或开关打开时间不一致就可能造成比较大的纹波。请教哪种比较好?工程常用哪种情况呢?谢谢！
向你请教 如何去用spectre仿真pfd+cp的deadzone呢
向你请教 如何去用spectre仿真pfd+cp的deadzone呢