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请教LDO设计时的负载问题

时间:10-02 整理:3721RD 点击:
hspice仿真的时候,负载应该加一个小电阻还是加一个恒流源。因为进行环路ac分析的时候,小电阻会降低环路增益,而恒流源则不会。不知道LDO给芯片真实供电的时候,从被供电芯片看进去的交流阻抗是高阻还是低阻?

加小电阻撒
工作时调整管的阻抗很小,因此外部小电阻对增益的影响也很小

AC分析加小电阻,TRAN分析时最好加压控开关,给时变负载
LDO最后一级输出缓冲,负载对增益影响很小的

假设LDO输出2V、电流200mA,那么直流阻抗是10ohm,但是交流阻抗呢?
如果LDO的负载是一堆运放,难道负载的交流阻抗还是10ohm么?
考虑low dropout voltage的话,还是要用PMOS管作为功率管,如果工作在饱和区的话,它的输出阻抗应该要比10ohm大很多吧?

AC分析用恒流源 tran分析用压控开关

ldo is mean that the output always the norm voltage whatever the loading case , should have feedback to make sure it

这时的交流阻抗仍然很小的啊!

还有一点就是负载大电阻时输出电阻就大,反之就小,PMOS(调整管)的输出电阻会变化的

DC 分析,看驱动能力,加电流源直流扫描输出电流,看输出电压压降
AC分析,看稳定性,加电阻电容等固定负载,可以假设低阻情况,看相位裕度和PSRR
TRAN分析,LDO不会是固定负载的,所以要考虑可变情况下,譬如负载电流从1uA突变到200mA等情况,是否会引起LDO的不稳定

比较同意zaitian80的说法.
还有一个问题,就是你的LDO设计时,将主极点放在哪里,如果是在输出的地方的话,那么更应该注意负载的交流阻抗的影响.

thanks

那么我举个极端一点的例子吧!
情况1:LDO输出稳定在1V,其负载是尺寸非常大的NMOS两个管接成cascode形式,通过偏置电路让其工作在饱和区,饱和电流100mA,顶端看入的交流阻抗非常大。
情况2:LDO输出稳定在1V,其负载是10ohm的电阻,流过的电流也是100mA。
请问这两个情况对LDO的环路又多大的影响呢?

情况1的dropout voltage《情况2的dropout voltage。
1的loopgain没有受影响,2的loopgain降低
情况2如果bandwidth在输出节点,环路可能不稳定。

所以说,设计LDO的时候还是应该考虑负载的形式了?
应该用恒流源,还是理想电阻?

LDO是负反馈工作的,不管你的输出级的交流小信号输出电阻多大,加了负反馈之后等效输出电阻都小,难道你不知道负反馈对输入输出阻抗的影响吗?ROUT(闭环)=ROUT(开环)/环路增益,你的输出级电阻越大,环路增益也越大,开环时ROUT(开环)其实对ROUT(闭环)是没有影响的,决定ROUT(闭环)的是前一级的增益和输出级的Gm
仿真不同的参数要加不同的负载,就像ac扫描要加交流源,瞬态仿真要加瞬态源一样,具体情况要具体分析,还要看你的LDO的应用场合,我们仿真的目的无非就是要模拟真正的工作情况,如果你的LDO输出只是要驱动栅极,你还加小电阻干嘛呢?只需要在负载加上电容,如果你的LDO要像负载提供大电流,那么你在交流仿真的时候小电流和大电流的稳定性都得考虑,其实负载的大范围变化导致LDO的稳定性设计非常困难,你得多学习前人的成果

LDO工作的时候,后面无疑是阻性和容性负载,因此需要充分考虑输出电阻和电容对整个系统Phase margin的影响,如果换作电流源作负载,那么应该无法验证LDO是否为稳定地。一般来讲,如果输出电容太小,极容易引起系统的震荡,输出电阻阻值越小,那么越容易让系统稳定。

我想问你两个问题:
1. LDO的控制环主极点发生在哪个位置,第二个极点在哪个位置,我是说电路结构的哪个位置?
2.谁家会用LDO控制栅极负载,在什么产品里要用这么高级的功率器件驱动栅极负载,大概你是考虑栅极电容极大的情况吧,那么我建议你还是不要了吧,因为LDO本身的带宽不够宽,Load transient不够好,可能满足不了你的需求,倒不如用Inveter来的实在。

如果没有dropout的话应该看作电流源吧,很多论文里都是电阻,也有几篇是电流源,用电流源的话会不会更接近一些呢

你完全没有看懂我的意思,而且你对开环特性的理解可能有点问题....

haha,终于有人贴近一点意思了,我再多说一句:
TI的参考资料里面,都是用横流源做负载,不考虑RL对环路增益的影响
NS的参考资料里面,是用电阻作为负载,并且认为RL在某些时刻远小于功率管Rds,从而大大降低loop gain
我承认仿真是为了更贴近真实情况,可是很多人没有考虑过被LDO供电的芯片从其VDD看如的交流阻抗对loop gain的影响到底有多少?
你可以拿一个运放仿真一下,其VDD看入的阻抗可能有几十Kohm以上,那么我们设计的时候为什么还要加一个小电阻来等效负载呢?


听起来很有道理,难道负载也要分pasive和active?

加电阻好一点,本来就不应指望输出级有多少增益

学习到不少知识。

谢谢分享谢谢分享

The safetest way is to make sure loop is stable on both conditions.

现在是不是很闲哦?也泡论坛

working on a ldo

电阻负载和电流源负载小信号阻抗是不一样的,一个是RL一个是ro。从被供电端看过去具体是什么小信号负载都有可能。
比如被供电端是放大器,那么这个放大器的偏置是简单的电阻加MOS DIODE还是PSRR高的自偏置电路就会有不同。
以上是我的理解。

一般来说用电阻和电流源负载效果不会有太大差别,因为在电阻或者电流源所对应的负载下,power管的电阻总是相对来说最小的,因此,虽然电流源负载的电阻是无穷大,而电阻负载电阻是有限值,但实际上影响很小。

如果power管饱和 r0=1/(lamda*iload)lamda如果=0.02 则r0=50/iload
负载电阻=Vout/iload, Vout=?>50?

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