0.18工艺的两级运放能做多少的GBW
我在怀疑（可能是自己水平不足），是不是两级的运放做不到那么高的GBW。单级的能做到，但摆幅很蛋疼。
bottleneck 在输出级上，增加输出级的gm，不过也许是process limit
单级folded cascode不是挺好的，要这么大swing 做什么
1.0V design都用folded cascode，1.8V headroom 不是问题吧
对，就是输出级的gm加大，但寄生电容也跟着加大，次主极点推不出去
单级folded cascode也行
想做两级的是看那些硕士毕业论文都能搞出来，而且GBW能接近2G，不知他们怎么搞的，可能水平不足吧
你两级用了miller补偿吗，补偿之后GBW就变成gm/Cc了
肯定用了，关键是次主极点推不出去
跟寄生有关系么?
是你第一级cascode处的极点不够高吧
你的意思是，次主极点已经不是输出端，而是第一级的cascode处了吗?
你可以看一下管子的寄生，看一下两个极点处输出管的寄生电容，我感觉你第二级的寄生电容可能达到pf级了
到pf那个级别了，就是感觉寄生太大了，又减小不了，毕竟电流有那么大
我个人觉得这么高速度的话，首先跟工艺有关系，我用你这种结构在0.18um CMOS下干过（全NMOS通路），闭环带宽大概能弄到1GHz，我觉得快到极限了，如果需要用上gain boosting，那么我连800MHz都觉得难。如果是0.18um SiGe工艺，那么用HBT把cascode节点继续往上推（这个非主极点能推到约20GHz），gain boosting也省了，就剩运放第二级的非主极点了（就算是fT/3好了，大概10G），最后做到2G左右的闭环带宽是可能的。当然，总是可以用swing去trade off 速度。
我个人觉得你的根本问题在于负载过大了（3pF。），这需要输出管子极大，所以寄生也极大，所以你得把补偿电容做的极大，所以你的第一级也得极大，所以最终电流也极大。我拖一个0.5pF的负载到这个速度，大概需要30mA，那么你的总电流应该是奔着180mA去了。我觉得你这个指标很奇怪，这么高速还要拖这么大负载，要么是你的应用很特殊，要么就是系统设计纯属瞎搞
nice受教
我看到很多ADC输入负载电容都是5P，6P，请教你为啥高速应用不需要这么大的电容，我最近也在做，应用的人提出要6P负载。
这样的问题确实很烦人，对于速度的要求，工艺好的话 很好做，工艺尺寸太大的话，受ft的限制也是没有办法的事情。
建议你合理设计管子尺寸和vdsat，减小节点处寄生cap。
你这个opa是用做buffer?输出范围多少?
求小编的设计。