急问，calibre怎么提取不了电容

弄了好几天，都无法解决，我是第一次做，没有经验，不知道是不是calibre的选项那里没有设置好?还是是stream out 时，选项没有选好，GDSII没有弄对?GDSII是自己是按默认来stream out的。所有的版图是用pcell单元画的。
谢谢！
INITIAL NUMBERS OF OBJECTS
--------------------------
LayoutSourceComponent Type
--------------------------
Nets:3310*
Instances:216*MN (4 pins)
214*MP (4 pins)
01*C (2 pins)
------------
Total Inst:4211
NUMBERS OF OBJECTS AFTER TRANSFORMATION
---------------------------------------
LayoutSourceComponent Type
--------------------------
Nets:1010
Instances:66MN (4 pins)
44MP (4 pins)
01*C (2 pins)
------------
Total Inst:1011
* = Number of objects in layout different from number in source.
**************************************************************************************************************
INCORRECT OBJECTS
**************************************************************************************************************
LEGEND:
-------
ne= Naming Error (same layout name found in source
circuit, but object was matched otherwise).
**************************************************************************************************************
SOURCE ERRORS
DISC#
**************************************************************************************************************
Properties Missing on Instances:
1propertyc_widthnot found onCC1 (C)
2propertyc_lengthnot found onCC1 (C)
**************************************************************************************************************
INCORRECT INSTANCES
DISC#LAYOUT NAMESOURCE NAME
**************************************************************************************************************
3** missing instance **CC1C(PIP)

calibre 的一些设置（LVS report中的)
o LVS Setup:
LVS COMPONENT TYPE PROPERTYelement
LVS COMPONENT SUBTYPE PROPERTYmodel
LVS PIN NAME PROPERTYphy_pin
LVS POWER NAME"VDD:"
LVS GROUND NAME"VSS:"
LVS RECOGNIZE GATESALL
LVS IGNORE PORTSYES
LVS CHECK PORT NAMESNO
LVS BUILTIN DEVICE PIN SWAPYES
LVS ALL CAPACITOR PINS SWAPPABLENO
LVS DISCARD PINS BY DEVICENO
LVS SOFT SUBSTRATE PINSNO
LVS INJECT LOGICNO
LVS EXPAND UNBALANCED CELLSYES
LVS EXPAND SEED PROMOTIONSNO
LVS PRESERVE PARAMETERIZED CELLSNO
LVS GLOBALS ARE PORTSYES
LVS REVERSE WLNO
LVS SPICE PREFER PINSNO
LVS SPICE SLASH IS SPACEYES
LVS SPICE ALLOW FLOATING PINSYES
LVS SPICE ALLOW UNQUOTED STRINGSNO
LVS SPICE CONDITIONAL LDDNO
LVS SPICE CULL PRIMITIVE SUBCIRCUITSNO
LVS SPICE IMPLIED MOS AREANO
// LVS SPICE MULTIPLIER NAME
LVS SPICE OVERRIDE GLOBALSNO
LVS SPICE REDEFINE PARAMNO
LVS SPICE REPLICATE DEVICESNO
LVS SPICE STRICT WLNO
// LVS SPICE OPTION
LVS STRICT SUBTYPESNO
LAYOUT CASENO
SOURCE CASENO
LVS COMPARE CASENO
LVS DOWNCASE DEVICENO
LVS REPORT MAXIMUM50
LVS PROPERTY RESOLUTION MAXIMUM200
// LVS SIGNATURE MAXIMUM
LVS FILTER UNUSED OPTIONAB AC AD F G J L RB RC RD RE
LVS REPORT OPTIONS V
LVS REPORT UNITSYES
// LVS NON USER NAME PORT
// LVS NON USER NAME NET
// LVS NON USER NAME INSTANCE
// Reduction
LVS REDUCE SERIES MOSNO
LVS REDUCE PARALLEL MOSYES
LVS REDUCE SEMI SERIES MOSNO
LVS REDUCE SPLIT GATESYES
LVS REDUCE PARALLEL BIPOLARNO
LVS REDUCE SERIES CAPACITORSNO
LVS REDUCE PARALLEL CAPACITORSYES
LVS REDUCE SERIES RESISTORSYES
LVS REDUCE PARALLEL RESISTORSYES
LVS REDUCE PARALLEL DIODESNO
LVS REDUCEC(pip)PARALLEL [ TOLERANCE c_length 0 c_width 0 ]
LVS REDUCEMNPARALLEL [ TOLERANCE l 1 ]
LVS REDUCEMPPARALLEL [ TOLERANCE l 1 ]

以前也遇到过这样的问题，可能是lvs的文件中层的定义出错了，需要核对一下。

今天写信，问了一下技术支持，他说电容的mark层错了，应该标在长度上，我标在了宽度上了。可是我用pcell单元直接生成的电容，怎么会出现这种问题呢?
难道是电容的上下两个基板引出的方向不同，电容的长宽的方向会不同?还是系统默认一个方向是宽，如果是这样的话，那这个方向是那个方向呢?
谢谢回答！

还是直接去看看你的command file中关于电容的定义好了，对照一下layout

"他说电容的mark层错了，应该标在长度上，我标在了宽度上了"
这句话如何理解?你是用的什么电容pip还是扩散电容，一般把电容的mark层覆盖在电容上就ok了，当然最好是看一下command file，电容如何定义的。

这些电容单元都是用pcell来生成的，我认为Mark不应该会标错，要不然的画，谁还会用cadence公司的pdk.
所以，我我认为还是应该和电容放的位置，或者是电容的引出端有关系。才弄的这个PIP电容的长宽颠倒了。
但是我突然想起来，在pcell中可以看到电容单元的长宽的，难道只是和电容的引出端有关系?
谁能来补充一下?

对照 mark 层的设置

Mark 没有长和宽之说吧！

我提取的电容感觉不准啊。

Thanks for sharing.

赚点分不容易啊

bd 哈哈

Good jobs！好樣的