请教下电源电压噪声如何影响VCO
vco的psr怎么样
最终还是要在PLL中考虑电源噪声的影响，当电源噪声频率远大于PLL带宽fc时，电源噪声对PLL的噪声影响会更小。单独看VCO的电源噪声，PSRR越高，相位噪声越低。
xue xi le
PSR是考虑输出电压的变化，如果我这个应用不在乎VCO的振幅，只关心电源噪声对输出频率的影响，应该怎么来考虑呢?
请教下你说的这个电源对输出的影响，既包括了幅度又包括了相位，如果我不在乎电源对幅度的影响，只是希望频率保持稳定，那么该怎么考虑这个问题呢?
VCO单独由LDO供电肯定比直接由公用电源供电噪声低。我们仿真中加bondingwire来模拟power noise很多时候是不充分的。
要使得VCO的噪声受power noise影响小，需要合理规划PLL的VCC/GND方案。
数字满摆幅信号会带来较剧烈的current ripple，会影响VCO的相位噪声。要和VCO做好隔离。
此外，用作current source的MOS需要有较大的电阻，提高PSRR。
还有就是decap 滤波电容需要合理放置。
希望有大神补充！
帮顶一下！
我同意你说的影响VCO的主要是低频，具体你说1M-100M处电源噪声对VCO对相燥的影响有多大，我没计算过。
但是在不影响稳定性的情况下，尽量把LDO环路带宽做高点吧。虽然capless LDO天生PSR就不好，结构决定的。但是合理的设计的话，至少PSR不会出现还高于0dB的情况。可以让1M-10M左右的地方有个10dB PSR。当然，功耗啥的也许会增加一些，所以具体你得看你电路各方面的要求了。
IEEE上还有专门的一些加强PSR的方法的paper。
如果有错误还请大牛指点。
学习了 希望有高人补充
嗯，最后调整了下勉强都能在-10dB以下，就是比较好奇PSR大于零是一个什么意思，是说我在某个电源频率处发生震荡了么?那这种情况在现实中使用的话会有什么样的后果呢?
嗯，谢谢~想问下decap电容一般都加在哪里呀?电源和地之间接?
consider psr of vco as (kvco/vdd) over (kvco/vtune)
是的 可以抑制power noise
比如你的某频率f处PSR大于零的话，结果可以想象啊，比如在VDD上有个10MV的频率为f的噪声，到你的ldo输出端就变成了一个大于10mV的噪声了。 如果用小信号模型（虽然我自己没去计算），但可以猜想最后是能推算出在那个频率的地方，VDD输入，到LDO输出的地方，增益是个大于1的。不过我想你的那个PSR大于零的地方，应该是差不多是1Ghz左右了吧。我个人觉得高频的地方差点的话，可以靠VDD外面接的大电容会滤掉吧。希望有高人能指点下。
嗯，明白你的意思，像你说的一些decap电容仿真的时候是不是都看不出来效果啊，但在实际当中却是很有用的?我感觉加上这些电容仿真的一些曲线都没变化，看不出什么作用。
对啊，除噪就靠它了