好多公司的产品中ΣΔADC都是用2阶环路1位量化实现的？
比如Freescale的KM系列的MCU中，有24bit的ΣΔADC，参考手册中明确的写了用的second-order SDM。可是在datasheet中，在最高的OSR=2048的情况下，SNR的最大值也只有92dB。手册中说，此ADC有效位为24bit（after averaging），这个averaging是什么意思，居然能将精度提高这么多?
意法半导体的MCU中STM32F3系列中，有16位的SDADC，没有明确的说是2阶的，但是后面的数字滤波器写明了是SINC3，所以应该还是2阶的吧?按照手册中的数据，OSR=120。可是我看了一下，考虑一下摆幅限制的话，光是量化噪声就已经将精度限制在了16bit左右，可是datasheet中能测到的SNR最大值达到了92dB，觉得有点儿不可思议啊，它的电容值还比较小，采样电容在0.7pF左右。这是怎么实现的?
请大神们指导指导！
另外，请问产品手册中的标称值是怎么确定的?比如，要达到什么样的性能可以标称16bit呢?
意法是多bit 的吧
它给的结构框图中的量化器标的是1bit ADC。
好吧，16b sqnr 是98db.还是可能达到92db
结构框图是示意图，不是实际的。
只要是集成的，我觉得能到90dB snr就几乎是极限了。
带宽低精度不就上去了
snr视应用带宽决定
average是用在多bit DAC里的吧
Freescale这个应该是平均化的吧，相当于降低了采样频率。
学习了，了解下
这个当然。
意法的这个时钟频率是6MHz，最后经过数字抽取滤波的输出速率是50kHz。它的输出速率没有做成可配置的，也就是说不可调节，50kHz可认为是固定的。这个难道不是意味着带宽就是50/2=25kHz?但是datasheet里面它又有一个说明，说它的SNR和SINAD对于20Hz~1kHz的频率带宽有效，我就比较犯迷糊了。难道说在50kHz的输出速率时，还能只把20Hz~1kHz当作信号带宽?
诚请指教！
但是它的92dB已经是在OSR=2048时得到的，这个时候信号带宽是1.5kHz。
按照您的说法，应该是取多个输出值做平均然后得到新的精度更高的输出吧，那就是说实际上最后的输出速率变得更低了?信号带宽也变得更低了?
1. 两阶以下稳定性比较容易保证，1bit不需要考虑线性度问题，实现比较简单。对采样速率要求不高的应用，提高OSR换取系统复杂度降低。
2. 数字滤波的输出，还可以继续滤波的吧，那东西，软件里也可以做。
对，软件里确实可以做，进一步限制带宽。
问题是，产品手册里没看到有关于用软件进一步处理的说明，觉得不靠谱。
发现产品化的东西跟实验室的研究在好多方面都不一样，很模糊啊。
很多产品关心稳定性，所以会倾向于用最简便的方式达成目的，学术研究追求创新。
你不是提到有对数据做aveaging吗?平均化本身也是低通滤波，当然可以提高一点SNR