pipeline ADC设计中 相关问题
我也是刚做ADC,尝试着回答一下
我觉得这些指标也可以选择MDAC模块来计算指标,只不过你定义整个ADC的指标时候,往往是你的第一级指标最高,比如有SH的电路,那就是SH电路,如果没有SH电路就是MDAC1电路,所以SH和stage1电路做好了,后面的电路也就好做了,GBW和Av和ADC位数都有关系,而且前两级电容较大,如果想有较大带宽,功耗也比较大,所以SH电路很关键.
您好！你分析很正确，在Pipeline ADC中的SH和第一级MDAC确实很重要！我个人认为在估算SHA中OTA的参数（增益、GBW）应该根据MDAC来估算。因为在第一级MDAC中反馈因子比较小约为1/2(小于SH中反馈因子约为1)，因此MDAC中OTA所需要的增益和GBW比SH中OTA的参数大。因此在估算SH中OTA，应该根据第一级MDAC来估算OTA。（我之所以有疑惑是因为我在很多论文中看到估算OTA的参数是根据SHA）你能留个QQ吗?我们以后可以多多交流！
据我理解，SHA一般是单位反馈，假设OTA都是单极点系统，那么SHA看GBW；而第一级MDAC要看闭环带宽，GBW肯定要大一些；但是具体MDAC的OTA不一定比SHA难做，提GBW堆电流就是了，但是SHA因为是单位反馈，相位裕度和瞬态建立上或许要难弄的多。
哦，对了，第一级MDAC因为后级scaling down，负载电容也要小一些。
LZ的意思是打算SH和MDAC0用相同的OTA?SH和MDAC0的OTA还是要分开单独优化的
是的,MDAC1中反馈系数比SHA中大,你说的MDAC1反馈系数是1/2只是针对1.5bit的吧,我假设第一级是2.5bit或者3.2bit或者更高,那带宽岂不是很大很大,理论上说,如果第一级是1.5bit,考虑反馈系数的话,我们应该关心的是6db带宽,因此等效的看的话,还是SHA指标更高吧
我猜LZ的意思是因为MDAC反馈系数大,所以带宽高,指标更高,这个还是要等效来看吧,如果是2.5bit的话,那理论上就应该看12db带宽了(实际中留有一定余量,我看的是9db),你那这个和SH的GBW比的话哪个更高,而且考虑scaling down,后面的功耗自然小一些.
确实，这里我忽略了MDAC后的负载电容scalling down ！ 我想请问一下MDAC（1.5bit/级）中的采样电容，你是如何估算的，有什么参考文献吗?指点一下！
确实，这里我忽略了MDAC后的负载电容scalling down ！ 我想请问一下MDAC（1.5bit/级）中的采样电容，你是如何估算的，有什么参考文献吗?指点一下！
我想单独优化，但是我看很多毕业论文 似乎SH与MDAC1中都采用了相同的OTA。指点一下?
对于pipeline这样的宽带ADC，采样电容的选取的依据一般都是thermal noise。Thermal noise大小要求根据精度决定，精度越高，要求noise越小，积分Thermal noise是kT/C（C是你采样相的总采样电容）大多数书上都有推导，一般要把噪声限制在当前级精度的0.25-0.5LSB只能。当然了，你会发现对12b甚至更高精度的宽带ADC，如果为了100%达到噪声要求，采样电容会大的惊人，所以一般会放弃对12b以上enob的要求而仅仅追求SFDR。
如果有OP sharing的话那就按最恶劣的设计，不过我只见过在MDAC中做OP sharing的，如果没有OP sharing，那就分别设计每级的OP
首先小编说说。为什么要根据MDAC第一级的指标来设计的呢。我个人认为你要设计的是10bit的。那SHA完成以后至少要比10bit高。因为这只是完成SHA。并没有开始量化，如果这个时候都没有达到10bit。那做这个ADC是失败的。你做MDAC才是真正开始量化的第一级，可以以10bit的标准去设计，而且现在许多pipelined是不用SHA了。总之，如果你要加SHA，那么SHA这一级并没有开始量化，后面的MDAC才开始量化，那么SHA的要求必然要比MDAC要高一个bit才好。
首先，非常感谢您的回复，你说的非常正确，确实在设计SH电路的时候，理论设计分辨率应该高于所期望的分辨率。您说现在许多Pipeline ADC 都不在使用 SHA。有相关paper吗?因为我是初学者，采用的都是比较典型的结构。之前所以感到矛盾，是因为我忽略MDAC的采样电容与负载电容都应该是按比例逐级缩小的。导致了误认为在SHA和MDAC1中采样电容和负载电容完全相同，所以才有OTA的设计方法应该根据MDAC1来估算。
谢谢您的回复，你所说的估算采样的方法，我比较清楚。在您的回复中，我看到你只是考虑到主要的Thermal noise是kT/C
（C就是采样电容），在SH电路设计中，噪声不仅仅是 Thermal noise是kT/C，应该还包括OTA的噪声及，以及后级MDAC1的噪声的影响。理论估算是根据 以上总的噪声远小于量化噪声。以此估算出采样电容的。
正是因为没有量化，怎么衡量sha的精度，你唯一能看的只有sfdr；非线性引入的大小和一般mdac计算增益误差是不一样的；或许sha的增益并不需要mdac1那么高，只要线性度有保证，也是没有问题的啊。当然了，可以确定的一点，增益越大，非线性的抑制越好。
是的，但是对于高速adc，大多数时候，ota的设计非常受限，并不能像常规设计里那样考虑各个指标的折中，必须要优先增益和带宽。堆电流是一个很好的方法（只是功耗太高了），如果控制输入管过驱动电压不变，那么输入管gm一直增加，对噪声也是好的，同时还增加了gbw；另外~再次强调，宽带adc，看的是积分噪声，很多时候，运放的噪声，不是大的输入管gm、小的负载管gm就能搞定的；必须注意补偿电容Cc的大小。所以我们在做的时候，只算Cs和Cc，不是那么精确，瞬态噪声仿真总是要跑的。你说的把后级噪声加到前级是没错的，sha的噪声压力最大。
我这部分理论基础也不是很扎实，还在学习
确实随着ADC的分辨率越高，那么对采样电容的要求也比较大（采样电容主要是减小热噪声）。你提到的有关SFDR，在实际实际设计中你是如何提高SFDR?指点一下
确实，我采用的是电源电压1.8V o.18um工艺，所以在SHA中OTA的设计采用的gain-boosting folded cascode OTA.
在1.5bit/stage中 MDAC中包含两个采样电容，如何让确定这两个电容呢?因为这个两个电容在SHA保持相时与SHA相连，相当于SHA中OTA的负载电容，如果那两个采样电容估计过大就会增加OTA的设计难度！
1. 非线性。我目前知道的方法：A.提ota增益，从而减小非线性部分的比重； B。减小ota输出摆幅，但是摆幅小了，噪声性能又不行了；
2.采样电容，主要还是看‘kT/C’和‘对等0.5LSB（或更小）的量化噪声’的大小关系（注意单位换算），如果你发现为了达到你的精度，算出来的C大于4-6pF基本就很难做了，越小越好做。所以我们很希望提高摆幅。国内好多硕士论文都有详细推导。
最后得到的结论：要高精度，就要ota增益大，摆幅大（但又不能失级，所以用1.5b这种结构做digital correction），电容大。这样不是不能做，代价是1.随电容增大，功耗急剧增加；2.与速度指标矛盾极大：为了提增益往往用gainboost，但是让零极点分布非常复杂，瞬态建立比一般放大器难做；电容大（不论是cc还是cl），严重影响带宽。反正就是折中，或者用数字校准技术
SHA是单位反馈，而MDAC1（1.5bit）反馈系数为1/2，如果消除反馈系数的影响，MDAC1是不是应该等效到6db带宽，6DB带宽处MDAC1的PM更容易达到要求。如果单纯的比较GBW大小，MDAC1由于反馈系数的存在，GBW自然高些。不过考虑scaling down，功耗应该和SHA差不多大，个人理解。
为什么不能用相同OTA，只要稍微改改参数就可以了吧
在上面的讨论中，这句话 ‘kT/C’和‘对等0.5LSB（或更小）的量化噪声’ 什么意思?计算采样电容会根据热噪声KT/C<<量化噪声（LSB的平方/12）.
KT/C只是几个基准参考值，实际中不可能按照KT/C计算出来的做
如按照KT/C， 10bit只需要50fF
确切的保证SHA到几位的。没有方法衡量吧。但是至少要10bit以后吧。如果SHA settle的精度都没有到10bit。那再拿这个本身没有settle到10bit的信号去量化到10bit是不可能的。SHA要保证的精度范围我之前做的是比MDAC多一位余量，具体可以等你SHA做完后先仿真一下它settlt后的SNR，最好是后仿。这样应该会好点
呵呵，我的意思只是说SHA没有量化噪声，所以频谱里面只能看到谐波成为了噪底（假设不仿真瞬态噪声），建立不好造成的性能下降也会在SFDR中反应出来，所以只要SHA的SFDR不成为整个ADC的短板就行了。然后热噪声另说。
还是从SNDR的定义出发。分子就是信号功率；分母有几个主要部分：量化噪声功率（Δ^2/12），采样积分噪声功率（2kT/Cs），运放积分噪声功率（2kT/Cc-8kT/Cc不等，和运放结构有关，这里用Cc是假设有频率补偿），然后就是谐波失真功率Pd。分母的后3部分最终要去和量化噪声功率比，理想情况当然是只有量化噪声，如果你能把后3个噪声抑制到很小，自然就接近理想值咯