关于LDO设计问题，Help！

指标拿到手，感觉很棘手：
Vin : 1.4V-1.5V
Vout:1.2V
I out max=70mA
I q=<100uA
Accuracy =< +/- 5%
Load regulation(Iout from 0 to 50mA)=0.005%/mA
Ron=2-6 ohm
Transient delt Vo for Iload-step =<75mV
Settling Time < 200uS for Iout from 0 to 70mA
Ripple Rejection {90dB@100Hz[/email], 70dB@100KHz[/email], 50dB@1MHz[/email]}
Output Noise Voltage: 5uV/squr(Hz)@10Hz
Process, 0.13um （库名不说了）
有哪位高手设计过LDO呀，请指点指点！
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我算的如下，肯定有问题：
根据Load regulation 算出：
delta Vo=4.2mV
输出电压相对误差为2.5ppm, 得开环增益近似为118dB
然后根据Settling time得出3dB带宽为4.5KHz！
(若直接根据Transient delta V=75mA，得出来为约2.2KHz)
考虑PMOS可以提供20dB的增益，可得误差放大器的GBW=180MHz (或90MHz)，其中取反馈系数为0.5。
我知道我算的肯定有问题，请高手指正。万分感谢！
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算算看看

有人知道如果给出这些指标应该怎么算嘛?

电压抑制够牛的，70dB@100KHz。load regulation 是有点高，你先搭起来跑跑看，实际的与理论还是相差挺多的。你估算中有地方是近似带宽内只有一个极点的。实际带宽内有2个极点你还需要一个零点来补偿，所以估算就很不准了。动手做吧！面积没要求?比如说电容面会很大的哦。

这不是我的spec，我这是考古呐，我想知道的事lz怎么根据spec算出来delta vo=4.2mV，然后又多少多少ppm，以及放大器直流增益的，这一系列过程咋搞出来的，我也觉得他的PSRR有点NB，1M下要求50dB。

Mark。

期待有人继续讨论