小弟跪求：如何仿真一个全差分运放的建立时间
我看见有人是这样做的
把一个全差分运放描述如下。输入端VIP 与其同侧的输出端是VON。另一输入端是VIN，与其同侧的输出端是VOP。该运放的输入输出共模电平为0.9v。输入信号分别是Vin1与Vin2
我看到比较流行的测试方法是
运放的输出端VON VOP分别接负载电容。VIP与VON由Cf链接，VIP与输入信号Vin1间串接CS。同样VIN与VOP由CF连接，Vin2与VIN串接Cs
1.
那么测试方法是否是：Vin1与Vin2首先是0.9v不变，经过T后，Vi加入0.5Vfs的正阶跃（0.9+0.5Vstep）Vn加入-0.5VFs的阶跃（0.9-0.5Vstep）然后观测输出端VOP与VON的波形呢?
2.
输出稳定后，运放的输入端VIP与VIN的电平会建立在何处呢?
具体电路请见附件
大家麻烦把输入信号的网标写给我吗 谢谢了
Usually, it is not a good idea to do the simulation with setting as in your figure.
The problem is how do you set the operation points of the Amp and initial state
(or charge)in the caps.
My advice is that do the simulation in a whole phase according to you application.
For example:
If you were design a SC circuits(e.g a pipeline-ADC), you'd better do the simulation for
a sampling phase and the following holding phase, which means you should do the
simulation with clock signals and switches.
Hope this helps a little.
谢谢 2楼的指点
您的意思就是说如果我要做一个pipeLineADC，就直接把运放搭成采样保持的结构，以在真实的情况下，观察在保持态时的输出瞬态可否在规定时间建立在指定精度吗?
buzhidao
这个有难度。
也想知道
同想知道
等知道的！
学习一下
之前同样遇到过这个问题，就像2楼说的方法我之前都试过，Bult给出的仿真电路里面为了建立静态工作点加了4个大电阻，但仿真结果和电容电阻的取值有关，搞不明白这种方法是否可靠。后来用的就是2楼说的，直接在你的闭环电路里仿真，个人感觉这种方法要比较可信
我也看过Bult的那篇关于gain-boosting的文章，你知道为什么作者在仿真运放电容反馈的建立时间时在两个电容上分别并联一个阻值很大的电阻吗?
您好！确实应该是根据具体的运用环境来搭建测试电路，之前也看过Bult的那篇关于gain-boosting的文章"A fast-settling CMOS opamp with 90-dB DC gain"，想知道为什么作者在仿真运放电容反馈的建立时间时在两个电容上分别并联一个阻值很大的电阻吗?能详细解答吗?谢谢！
感觉并联大电阻是为了产生负反馈是输入端的电压值等于输出共模电压吧
如果输出电压和最终值之间的误差小于2%，那就认为输出稳定。