用spectreVerilog进行数模混合电路仿真下的问题
时间：10-02
整理：3721RD
点击：
用verilog写了一个下降沿有效的计数器进行测试
在输入是低频信号的时候逻辑正常；只是把频率提高后，输出就不对了。估计是默认时钟沿判定的问题，请问哪里可以对其进行设置么?
在输入是低频信号的时候逻辑正常；只是把频率提高后，输出就不对了。估计是默认时钟沿判定的问题，请问哪里可以对其进行设置么?
mixsignal --> interface
然后instance?这不是只能够设置高低电平的大小么?