cadence ocean script是否可用像verilog中那样固定位数的变量？

cadence ocean script是否可用像verilog中那样固定位数的变量呢?在下想对一个电路跑很多变量输入并测试不同输入时的电路参数，每个输入端只需要1或者0，但是每次输入有64个输入端，在下想把一个整数（16进制或10进制数）读进来，转成类似verilog中[0:64]这种形式，以方便将其按位赋入64个输入端口。请问有可能直接实现么?

我一般用个理想AD搞定

感谢回复，能稍微解释一下么?在下没用过这个东西~，是cadence里边已经给了的模块么?

在cadence的ahdlLib里面有模块“adc_8bit”和“adc_8bit_ideal”，但是要稍微调整一下的。
你可以调试着看，而且你是64位的，一定要改改的。
照着例子改动应该能搞定的

谢谢分享