ADC的SFDR仿真问题

做了一个8位128M的全1.5b流水线ADC，想仿真其SFDR，用的方法是ADC输出接一个理想DAC，我就用了ahdl库中的理想8位DAC模型，不过仿真出来在输入为63.5M的时候SFDR只有56dB，定的指标是至少60dB以上。S/H都有80dB左右的SFDR，然后我用verilogA代替所有1.5b流水线级，结果测出来SFDR也才62dB多点。难道这就是上限了?
还有就是我在想测SFDR的时候，接的DAC精度应该比8位高，比如10位，但是ADC输出只有8位码字啊，那不是接到10位DAC上时DAC还会悬空两个输入端?而且我还觉得理想8位DAC的话，其精度已经是无穷大了哦?不知道这想法对不对。

请问，你用什么软件仿真的呀?

cadence啊

接8位的就可以啊。你确定全部是理想的?贴频谱看看吧

few to use ！