流水线ADC的波形中的毛刺怎么消掉

再做一次sample即可

有没有其他办法啊，从根源上消除或者减小这些小脉冲

同求
我verilog-a建模的理想ADC和理想DAC串联，出来的波形也有这些毛刺。除了后面加一级采样或者滤波想不出别的办法- -

看样子这个毛刺是由于每个数字输出位的时钟周期没有完全对齐导致的
ADC在应用时，一般会用CLKOUT对数字输出进行采样，如果不是偏得特别多是不会采到这个毛刺的
verilog-A建模是一样的问题，用2楼的方法采一次样就可以啦~

谢谢，你说的数字信号时钟周期对齐的问题我去检查一下

filter ?！