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与 VDD 无关,且 Duty 为 98% 以上的 Clock ?

时间:10-02 整理:3721RD 点击:

我现在有个 1MHz with Duty of 50% 的clock 信号,

如何设计与VDD 无关,且Duty 为98% 以上的电路?


有人有这方面的经验或相关论文的探讨吗?

一个delay就完事了

请问有何种架构的delay 与VDD 无关?

愿闻其详

看你在不在乎noise,用个current source,把电流恒定了,delay也就是电流和电容的关系了。

你需要基准,电流源,和C

20ns 就算与电源无关,也变化蛮大的。

delay + xor

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