请问：可以对整个PLL系统做PSS和pnoise分析吗？

re:
感觉很难，对PLL做整体PSS仿真很难收敛，我们都是仿很久后就出现错误了。

一般都是单独作了以后再整体算的

我的也是这样，当取的基频大点还可以收敛，当取小了跑很久都不收敛。

单独算是用verilog-A 进行建模仿真吗?
[quote]原帖由 dongtcry 于 2008-6-17 17:23 发表

一般都是单独作了以后再整体算的 [/quote
]

仿真不收敛时，可以改一些设置就可以了

请问在不收敛情况下一般是改哪些设置呢?

比较难，老是不收敛。

分开仿真,整体建模

pLL环路基本不可能做PSS，PNOISE

通常PLL只要各个模块满足要求就认为可以了，整个PLL仿真很耗费时间。

ddddddddddddddd

整个环路建模

PLL可以仿真直接看到Spur，但是不能看到Pnoise，我才用的方法是仿小环，不是仿真整个PLL

谁能详细说一下

很好，狂赞

PLL各模块的工作频率又不一致，不能进行PSS+PNOISE仿真环路的相噪，只能通过其他方法建模拟合