spectreverilog仿真问题求助

模拟模块纯粹是一个pulse信号，数字部分是一个反相器（用verilog代码写的），采用spectreverilog仿真，发现模拟的pulse信号输出正常，而经过数字的反相器后输出不正常，一直是一个低电平信号，这种结果是怎么造成的?感觉模拟信号进不去数字模块，不能被数字模块处理！是不是哪里没设置好呢?求高手赐教。

先搞清楚流程，然后确认一下你的model IO和parameter设置的是否正确。

接口部分电平定义

具体怎么操作，还望明说，我改来改去还是输出全是低电位。