verilog-a 支持genvar吗？

最近要做个数模混合仿真。用verilog-a写了个sigma-delta的电路模块。其中使用了
genvar i;
结果cadence报错，说是genvars are not yet support.
可是我看的《the designer's guide to verilog-ams》的书上讲verilog-a部分的例子有这样用得啊。
求解答

支持啊，肯定的

我也遇到怪问题了。
在IC5.10.41 USR5下genvar是可以用的。跑到USR6下面竟然告诉我genvar不能用了。
Cadence的问题超级多。