采样保持电路SFDR,输入信号100Mhz，SFDR60dB,600Mhz，SFDR30dB

貌似电路带宽不够。采样电路的结构是什么样子的?
GOOOD LUCK.

根据Nyquist定理，你应该看一下你的输入信号频率是否大于1/2的采样频率?

network problem please see next post.

1. Check the fully differential signal on sampling capacitor just a small time before sampling time, check the RC time constant (& BW) of your sampling switch & sampling capacitor (switch1+cap.+switch2). The THD problem is usually on the non-linear (signal swingdependent R (for CMOS sampling switch it is very non-linear for different signal level)) of input sampling switch, you can try boost gate circuit for NMOS (sampling switch) circuit. If you can show your circuit is easier to analysis. The holdcycle is also important, check the S/H circuit output signal just before your nest stage sampling. This can know the OP`s BW if the OP`s BW is not enough (OP open loop Ft (= close loop -3dB freq.) in unit of Hz with it`s load shoule be 8~10 times of your sampling frequency).
2.Do you want to use sub-sampling thchnique to down sampling your signal? This is very sensitive to clock jitter. If you want to use this I suggest you must have a low jitter PLL.

相信小编的东西还停留在仿真阶段，所以Clock Jitter的影响现在是看不到了，最大的可能还是带宽不够，造成信号的最终结果不正确。电阻的非线性应该和频率没有直接的关系，不会造成如此巨大的变化。

电阻的非线性和输入频率是有直接关系，5楼从电路角度分析的已经很清楚了。
也有可能仿真精度不够，maxstep要设置的够小，类似于jitter。

你说电阻的非线性同频率有直接关系有什么依据么?一般来说开关的非线性都是同加在上面的电压有关系，这样会有一个二次项的存在。有公式表明这个二次项还同频率有相关么?

开关的截止频率(-3dB)是和输入的swing相关，因为swing引起电阻的变化而导致开关截止频率变化。

假设你的开关频率设置在100MHz，如果你的信号输入频率在1kHz，开关频率的变化自然不会有影响；如果你的信号输入频率在100MHz，开关频率变化直接影响了hold状态的swing，采样得到的信号就会直接引入非线性。

讨论个问题：
采样电路为NMOS开关和电容组成的采样电路，如果采样的频率特别特别低，那么即使输入信号不同导致NMOS开关的阻值不同，但如果频率足够慢，采样的最终阶段，NMOS流过的电流为0，也就是NMOS的阻值不会对采样产生影响（电容的电压值完全等于输入信号值），那么这种情况还会引入非线性么?
你说的那个不同的输入信号会引入二次项怎么理解啊

好的，受教了，我去研究研究

Please read my updated version.

不错的东西

Hi，Mr.朱
我有一个疑问 ，
1，您提到的OP的BW 是sample rate的8~10倍。请问这个您是怎么得到的? 这时候的BW是op的open loop bw吗?
2，现在我做一个采样保持电路，电荷转移形式的，具有放大功能的S/H（实际是PGA）。电路后边是12bit pipeline ADC。假设sample cap Cs，Feedback cap Cf，我采样频率是50MHz, Cs/Cf=4，那么这时候 feedback factor =1/5(忽略op的 input cap)。
那么我在设计opamp的时候，是否是输出最大幅度的时候，信号建立在12bit精度以内的时间要小于hold cycle 的时间（10ns）?如果要建立在12bit精度以内，算出来 loop bw在200MHz左右（大约分配了2ns时间给slew），那么 这时候opamp的open loop bw要在1GHz了。请问这时候0.35um CMOS很难做到1GHz。不知道这时候怎么办?该如何考虑? 是否线性稳定的时间不须要稳定在12bit精度?

希望你能抽出时间帮忙解答一下，谢谢！

另外，关注你新浪微薄了 。