求教高手分析12bit 80MSPS pipeline ADC的测试结果的问题
不懂pipeline，不过想弱弱的问下小编能说下输入信号是用什么发生的以及用什么作滤波呢
仅仅这点information，怎么可能下结论
另一款芯片是什么，和现有芯片是什么关系，或是别的公司产品，只是想证明test bench没问题
测一下PVT，看看是不是spur还是在那个频点上，如果是内部有oscillation，频率通常会随PVT变化，如果是其他地方couple过来，那频点基本不变
另外的芯片是第一次使用另外一家代工厂流片的芯片，这次换工艺了。今天发现问题在芯片内部1V基准电压上，当我使用外部1V电源作为基准电压时，基频左右2MHz处的-70dBc杂波就消失了。
1、我把外部80MHz时钟断开后，用示波器看内部1V的基准，似乎也并没有2MHz的震荡。
2、当80MHz时钟接上后，再用示波器看，内部1V的基准波形杂乱无章。
今天忘了拍照，下周拍了再上传。
使用频率源，然后使用两个带通滤波器串联滤波。
后来发现是我的基准电压振荡了，仿真电路也确实是2MHz的振荡。但是基准是作量化参考电平的，1.5bit中的正负1/4电平，那么这个振荡为什么不是和输入信号相加，而是相乘呢（输出频谱中可以看到，调制到输入频率的正负2MHz）?这点想不明白
有没有可能是这个振荡信号串扰到clock上去了?
呵呵，发现bug就好，至于频谱上的spur，其实这个很简单也很合理
reference 变化等效于input signal amplitude 变化，这个应该很好理解，比如原来出code 1024，vref减小，那code就增加
code 就是个相对值，信号与vref的比值
vref出现振荡 ，可以等效为输入信号被调幅，那不就是vref振荡频率被搬移到载波（输入信号频率）上了么
原理就是这简单
by the way，有时候虽然bandgap oscillation，但是一般会有low pass filter，
所以似乎也能work，但是从原理上来说就是个错的design
不过见过很多只要能work，也不管对不对的design，呵呵
有道理
关键是这个振荡是加还是相乘
如果相加，那么肯定在低频
但是vref上的oscillation就是对input进行调幅，这应该没有争议吧
而且这个问题也很好验证，仿真即可
呵呵，我发帖后就觉得你是对的了，抱歉。刚才matlab验证了下，确实是这样