nanosimgui vcs联合仿真问题

利用命令行仿真没有问题,但在nanosimgui 中进行verilog门级网表+延时,verilog-a spice联合仿真时(spice-top),一直提示tsmc18.v中有问题?无法编译.请问这是什么原因呢?谢谢

我也有同样的问题

我用的时候数字信号怎么弄都传不到模拟部分区

恩 已经解决啦
工艺的标准单元库.v文件 当verilog rtl 级网表处理

谢谢搂住了

gui vcs仿真教程 LZ给发个吧中文的 论坛上我看过命令行的 还没看到GUI的

想问一下，什么情况下会这么用呢

相关资料非常少，我就看help，但help例子也非常少，spice-top模式还没有搞定

MSV-NO-ANLG-SIMNo Analog Simulator found
我总是报这个错误，很奇怪，单独analog simulation 没问题

我也遇到这样的问题

我也遇到这样的问题，求帮助
MSV-NO-ANLG-SIMNo Analog Simulator found

感謝分享
正需要

是很奇怪 我也碰到了 不知道怎么解决

小编使用的是什么版本的?

低级错误。

还是要拿个实际的项目来练习一下。

xuexixuexi

大侠，我也遇到了同样的问题。求解答