关于一个基准电压的求助

基准电压的要求：1.输出电压：1v，误差2%
2.功耗：最大不能超过10uA，最好在5uA以下
3.工作电压：2.7V~3.63V
4.工作温度：-40~125
5.负载：1pF
6.上电稳定时间：<100us
7.器件：NMOS的阈值大概700mv，pmos阈值电压800mv
现在有两个问题不太好解决，请大家帮忙：
1.基准电压的负载是flash（可能是数字电路，也可能是chargepump），存在比较大的干扰，这个干扰会前馈到我提供的基准电路上，在这个前提下要保证输出电压保持在2%以内，我能想到的办法有两个：一个是加buffer，但是如果需要buffer有足够低的输出电阻也需要最后一级的电流比较大，在整个模块只有5uA的电流的前提下比较难办；还有一个办法就是外加电容，但是在低功耗的前提下外加大电容就会造成上电稳定时间比较难达到要求
2.电源电压不稳定，这个是目前最难办的，由于电路用于大规模数字电路，同数字电路共用电源，数字电路的动作会造成电源很不干净（大概有300~400mV的纹波，上升和下降时间都是几个nS），并且即使芯片外加滤波电容也无法滤除（瞬间电流变化太大，并且外部也无法加太大电容，毕竟要考虑实现产品的可行性），如何在如此高频、高幅度的电源纹波干扰下实现低功耗的基准电压2%实在有点为难（并且在基准电压输出端加电容的话基准电压还会根据纹波的不同向不同电压方向漂移，到底实际会漂移多大心里没底，这个问题目前先不考虑，放到最后再说）
请大家帮忙考虑一下这个电路如何实现，提供点思路或者方案，谢谢了

问题1难办，你恐怕要在版图上下功夫。
问题2，我的处理办法是设计两个支路分别供电。
因为我的电路前级先用齐纳管做了稳压，然后用相对独立的两组npn分别供电。针对数字模块，我又在稳压的电源后加了一个LDO，可以隔离一定的纹波。但是不知道你的电路结构需求如何，所以我的方法未必适用。
仅供参考

2%，20mV了 也不是太难吧

对于1，输出需要隔离（也就是跟随）

对于2 可以先做一个LDO给基准供电，功耗好好考虑也是行的 一条支路分配300nA~600nA，版图面积稍大一些

开环的source follower buffer

谢谢
对于问题1恐怕在版图上不能解决问题，版图上能做的只能是匹配性更好，布局更加合理，从原理和电路仿真上没解决的问题，匹配、布局应该解决不了
对于问题2的回答，我理解的两个支路是一个支路给数字模块，后面接一个LDO；一个支路给模拟电路，后面接一个齐纳管稳定电压，但是我的供电电压最低只有2.7v，齐纳结恐怕不行；实际上我的供电从芯片上也是分开的，都是从芯片外单独供电，但是没办法，实测结果2.7v供电就是有很大纹波，并且加滤波电容后都会有300~400mv幅度

做一个简单的LDO，限流保护什么的都不要，就是一个误差放大器加上分压加上驱动管，驱动管采用PMOS，LDO的输出端外接电容滤除纹波，以LDO相对干净的电源再做基准电源，这样可以吗基准电压的做法是想先做1.23v的bandgap，加buffer分压，再加源跟随器buffer，但是这样的话bandgap和最终输出之间隔了两级buffer，这两级buffer产生的总的失配能有多大能给个评估吗，假设两个跟随器的输入MOS都采用10u：2um=16，foundry没给关于器件失配的文档
本来打算做一个直接输出1V的bandgap加一级源跟随器buffer，但是电路搭出来做仿真发现bandgap电路启动风险比较大，不太敢用
本来是想简单的以一个NMOS做驱动管，NMOS驱动管的栅极接一个电容和电阻组成的低通滤波器（电源和地之间串接一个电阻和一个电容），以NMOS驱动管驱动整个基准电源电路，这样的话本来外接的电源滤波电容就可以做在内部，比较可惜这样做NMOS的压降比较大，留给电压基准的电压最小只能达到1.5~1.6v，这个电压幅度也许也能做简单的带息基准，但是电压抑制能不能达到要求不太确定，毕竟供电电压摆幅比较大，电压抑制也很重要

版图上要注意区域隔离，减少衬底带来的前馈。也就只能做到这一步了。

是这个吗?请教

也行，不过只要上面的那个N管就可以了因为你的负载只会拉电流，不会灌电流嘛

这个开环恐怕不行，误差大，再说是电容负载，只要N管驱动更不行了

误差其实是可控的电容负载和只用NMOS有什么关系，大把LDO也只有一个稳压管，没有current sink能力，一样OK啊

没有PMOS驱动就没有泄放回路，同时NMOS是有一定电流驱动能力的，NMOS的输出端电压会不断升高，直到VDD；另外LDO是有泄放回路的

for the kick back noise of bandgap， u may use RC to reduce (buffer is high current consumed)
for the noisy power ，u need a high psrr bandgap at about 40-50dB@ripple frequency,andpower decouplecap is necessary。as to layout u need seperated the power line of digital and bandgap。 above solution is enough ，u do not need so many redundancy circit block cause ofnot much improvement and current consumption。

and how about your bandgap output resistance vs frequency ?

由于纹波的频率是数字电路的瞬态动作造成的，因此没有一个固定的频率，只能估计，由于纹波上冲或者下降的频率也就是在几个n秒之间，所以纹波的主要频率成分用过快到GHz了吧，在这个频率下bandgap做到40~50db的电源抑制没有可能，bandgap的单位增益带宽好像也就是在几十K到几百K之间，何况我的bandgap还要求低功耗；bandgap输出电阻是700多K

u first figure out some concept,the giger Hz noise and low fre noise is killed out by decoulpe cap and high psrr of bandgap,only the medium fre is you care about.and the medium fre psrr of bandgap is not only depend on bandwith of bandgap.you first figure out the psrr of bandgap of all the fre.

请教jiang_shuguo，图片中的源跟随运放在低功耗的条件下输出级有很大相位延迟是怎么回事啊，能给分析一下吗，也就是说图中1节点的相位裕度达到60时，OUT节点的相位裕度只有3度，图片中电流源我设定的是130nA，输出级是1uA，谢谢

and the solution is better enough to resolve your issue

is there any strict limit of area ? maybe the area is the cost.

you also need tocheck the output resistance of bandgap vs fre ,and how to figure it

you only give the dc output resistance of bandgap ,and it is useless.

if u havedepletion nmos available ,the ripple of power is to be unvisibility by another solution

我在bandgap输出端加5u：5u m=100的nmos电容仿真了一下PSRR，在10Hz以下，60db，35M以上，34db，10Hz~35MHz之间最小20db，中频的电源抑制很不满意啊，高频电源抑制也小了一点；也加纹波仿了一下瞬态，高频时bandgap输出端纹波大概在10mV的幅度，比我预想的要好，但是幅度还是太大大，这个在实测恐怕要超过2%，并且在数字电路的干扰下很难说实际应用中没有中频纹波；输出电阻不能更小了，原因就在于低功耗，我给你的输出电阻值就是bandgap的输出支路上输出对地的电阻，对电源是pmos的电流源，这个可以认为阻值远大于对地电阻，忽略了；我要降低输出电阻值就只能增加整个bandgap的功耗

you need special care about the pst of medium fre .there also need a R before nmos cap ,but this R will affect you psr worst and trans result better. the output restance of bandgap is the whole of bandgap system not one branch.you leave the bandgap loop behand you head！

So now we ture our mind ,Dou have depletion nmos? i guess u have(process of soc chip always take depletion nmos available.)

So now we turn our mind ,Dou have depletion nmos? i guess u have(process of soc chip always take depletion nmos available.)
sorry about some spelling mistake！

没耗尽型NMOS你是指用耗尽型NMOS做驱动管，D端接VDD，G端接对VDD进行RC滤波的控制信号，S端作为整个电路供电电源，来达到高电源抑制比的目的，是这意思吗

almost it.