求助大神：DC-DC的功率低PGND和模拟地AGND需要隔离吗？
不胜感激！
自己顶一个
小编的意思是噪声隔离还是latch up啊?下面提供两个常压DC-DC的NMOS隔离环例子
第一个是面积要求不高的芯片，1-5接 power gnd，6接 power vcc
第二个芯片1接power gnd ，2和3接衬底gnd，奇怪的是1的宽度很小。总之guard ring做宽些没坏处
这个隔离是必须的，功率管的地相对较脏
i do not know Agnd and Pgnd need separation and what is used for sepration,i just know double ring is only need for latch up .
u only need to do is make the resistance of Pgnd line and contact near zero.
我设计了一块没搞隔离。正在tapeout还没回来。关注你这个问题，回来测试了再来讨论。
这是你自家的图还是反向的图?
NWELL接GND?不是应该接VDD吗?
反向的图片
当功率NMOS的漏极电压比地低一个VBE的时候，这样漏极-衬底-接GND的NWELL就形成了npn，电流从power gnd进入电感，不会影响其它电路。
可能接法看实际情况，如果是衬底被拉高超过VBE，或者NWELL接power VDD比较合适
学习了，多谢~
非常感谢您！第一个芯片的2和4NWELL为什么不接VCC呢
我觉得接VCC才有隔离空穴，收集电子的作用
--------------------小编的意思是噪声隔离还是latch up啊?
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是噪声隔离吧，其实噪声隔离和防止LATCH UP有相同之处，
我的意思是PGND和AGND之间有没有隔离，
麻烦您帮我查看一下您的芯片，谢谢！
您的第一张图片是BUCK的吧，第六个NWELL接高电位，同样可能会造成寄生NPN导通的。
学习了，多谢~
因为dead zone的存在，在NMOS管关闭的瞬间会由power nmos的BD结来提供这个续流，例如300mA，这个时候NMOS的漏极，衬底，NW的电压分别是-VBE 0 0 ，npn也是可以导通的。
至于为什么NW这里不接VCC，猜测是下面的原因。
NMOS开通的时候，电流A从VSSP流向电感，当NMOS关闭进入dead zone
如果接NW接VCCP，在死区时间内电流从VCCP经NW流向电感，因为这个寄生npn的в值小，所以会有A/(в+1)的电流流过VSSP，Aв/(в+1)的电流流过VCC，这时候VSSP的电流就发生了变化。
如果接NW接VSSP，那么仍然是电流A流过VSSP，和NMOS关闭前一样。
比较起来前者在储能元件电感放电阶段由VCC去提供这个电流，消耗了正功率，而且整流二极管上面的压降是VCC+VBE，后者的压降是VBE，消耗在二极管上的功率不同。如果加了NW并接VCC，这个功耗的增加在仿真上是体现不出的。
两个都是Vin=5V,600mA的buck芯片，第一个功率NMOS周围都是输出驱动电路，测试电路之类的，所以除了最外面那层接power VCC的NW(6)外，没别的隔离了。analog电路都在远处。第二个芯片也是这样，功率NMOS周围都是驱动电路，数字电路，电容电阻之类，又或是保护环之外一开始放的是P管，这些P管外面又一圈窄的N+ ring保护,analog的N管在更远的地方，除了图中的宽P+环没看到其它明显的隔离，反正应该都是对噪声不很敏感的电路。
--------------至于为什么NW这里不接VCC，猜测是下面的原因。
NMOS开通的时候，电流A从VSSP流向电感，当NMOS关闭进入dead zone
如果接NW接VCCP，在死区时间内电流从VCCP经NW流向电感，因为这个寄生npn的в值小，所以会有A/(в+1)的电流流过VSSP，Aв/(в+1)的电流流过VCC，这时候VSSP的电流就发生了变化。
如果接NW接VSSP，那么仍然是电流A流过VSSP，和NMOS关闭前一样。
比较起来前者在储能元件电感放电阶段由VCC去提供这个电流，消耗了正功率，而且整流二极管上面的压降是VCC+VBE，后者的压降是VBE，消耗在二极管上的功率不同。如果加了NW并接VCC，这个功耗的增加在仿真上是体现不出的。
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有道理
nwell is connect to high ,the reason why nwell is not connect to vcc is vcc is not always high.