硬件仿真器成IC设计新宠 三大EDA公司竞争
时间：10-02
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硬件仿真器成IC设计新宠 三大EDA公司竞争
随着芯片复杂度的提高，验证测试变得越来越重要，对芯片最显著的改进不仅在设计流程中产生，也在芯片调试和验证流程中反复进行着。因此，为帮助IC设计企业缩短验证时间、加快产品上市，大型EDA工具提供商均致力于加强硬件仿真工具的开发与相关市场的经营。Cadence于日前推出其新一代验证计算平台PalladiumXPII，容量扩展至23亿门。Synopsys公司则在2012年收购了仿真工具供应商EVE，强化了其硬件辅助验证产品线。Mentor亦于2012年推出高速多功能硬件加速仿真器Veloce。全球三大EDA公司均已涉足硬件仿真器市场，并进行激烈竞争。
验证测试面临挑战
现代大规模集成电路设计密度越来越高，更加快速、有效地进行设计验证成为极大的考验。
对于设计工程师而言，有关芯片功能和性能方面的综合数据是关键信息。他们通常会根据设计规范预先假设出芯片各项性能的大致参数范围，提交给验证测试人员，通过验证测试分析后，得出比较真实的性能参数范围或者特定值;设计工程师再根据这些值进行分析并调整设计，使芯片的性能参数达到符合设计规范的范围。为了保证最终得到的芯片设计符合设计要求，IC设计公司不得不在验证阶段投入大量资源，验证测试便成为一种使合格产品产量最大、次品减至最低的方式。
图为新一代验证计算平台
对此，Cadence全球销售兼系统与验证部门资深副总裁黄小立表示，由于现代大规模集成电路设计密度越来越高，拥有越来越多的核，存储器、逻辑电路、射频IC等都集成到系统级芯片中，针对如此复杂的系统级芯片，更加快速、有效地进行设计验证便成为一个极大的考验。系统级芯片测试是一个费时间的过程。要完成测试，要降低测试成本，需要生成数千测试图形和矢量，还要达到足够高的故障覆盖率才行。随着测试链从芯片级延伸到板级、系统级、现场级测试，面临的测试挑战随之倍增。
Synopsys公司高级市场总监RajivMaheshwary表示，自20世纪90年代至今，大规模集成电路设计随着复杂度的增加，在验证方法上经历了从仿真到验证的过程。第一次转变是通过HDL仿真和SynopsysVCS这样的编译代码仿真技术，解决“仿真生产率差距”的问题，而后转变到通过引入SystemVerilog和高级测试平台解决“验证生产率差距”问题。
硬件仿真重要性不断提升
全球三大EDA公司均已涉足硬件仿真器市场，并展开了激烈的竞争。
一般来说，IC设计仿真有三种方式：软件仿真、FPGA仿真和硬件加速仿真。软件仿真的特点是调试方便，但是速度慢，目前基本在kHz级别。FPGA仿真的速度较快，价格也相对便宜，但是测试中可见程度差，工程师不容易看出哪里出了问题，还要花很多时间找错。硬件仿真加速器不仅速度快、容量大，也可进行调试，不过产品价格是三种方式中最昂贵的。但是，随着设计验证重要性的提升以及IC复杂度的提高，硬件仿真加速器展现出越来越高的重要性。
日前，Cadence推出其新一代验证计算平台PalladiumXPII，容量扩展至23亿门。根据Cadence公司介绍，新产品与上一代的PalladiumXP相比，具有更高的性能、更大的容量、更快的上载速度和增强的调试能力。不仅是Cadence，其他几家主要的EDA公司也在不断强化在硬件仿真器市场的开发力度。2012年Synopsys公司宣布的一项重要收购，便是对仿真工具供应商EVE的收购。合并EVE公司后得到的ZeBu硬件辅助验证产品线，将会拓宽Synopsys的验证产品市场，改善其在硬件仿真市场相对弱势的地位，使得Synopsys具备与Cadence的Palladium硬件-软件验证计算平台一争高低的能力。而Mentor更是不甘落后，于2012年4月推出了高速多功能硬件加速仿真器Veloce，也具有相当高的仿真性能。
全球三大EDA公司均已涉足硬件仿真器市场，并展开激烈竞争。
设计验证将以IP为主
20年前设计以门为主，现在以IP为主，IP的复用技术成为推动验证方法演变的重要因素。
随着设计验证重要性的提升、IC复杂度的提高，高效的设计验证方法工具的设计开发思路也在发生着演变。
首先，随着IP模块化的发展，设计验证开始以IP为主。对此，Cadence全球销售兼系统与验证部门资深副总裁黄小立表示，IP的复用技术是推动验证方法演变的重要因素。SoC产品虽然意味着更好的电路时序和更高的可靠性，但同时SoC也意味着更复杂的逻辑。系统的复杂度决定了不可能简单地将各个IP模块集成起来就完成了SoC设计。因此，如何更快更好地完成验证工作成为目前业界非常关注的话题之一。20年前设计以门为主，现在以IP为主。若以门为主，一个“与门”一个“或门”，很简单就可以辨别。而以IP为主，就会产生新的问题——核难以辨别，如何验证核、如何将其准确体现在SoC里、如何在SoC里面验证和优化，这些均与以门为主的验证完全不同，所以必须大力加速提供核的组合。另外，还要提供全面的验证模块，如果购买USB、PCR等，这些核都需要外部仿真验证。
其次，高速度、高性能、高容量成为对仿真工具的重要要求。RajivMaheshwary表示，21世纪后网络应用推动设计复杂性上升到更高水平。ASIC的门数量已达到1000万或更多，IP模块的采用也越来越多。这种情况使得更加先进的验证技术，如各种高级测试平台、约束随机验证法和断言等成为提升“验证覆盖率”的关键。下一代SoC验证技术需要大幅提升验证性能和容量，能够提供先进和直观的调试技术以帮助工程师快速分析海量数据，并找出设计问题，能够提供全面、成熟、快速、高效和即时的验证IP，并为设计团队提供软硬件联合验证方案，帮助他们开发代码和硬件，并让这一切在统一的平台上实现。
最后，软件在芯片中的比例和重要性上升也导致设计验证的复杂化。黄小立表示，因为现在终端产品真正形成差异化的是软件，每家公司有不同的软件方法，哪怕运行在同一硬件平台上，各家软件还是有差异的。因此，设计验证必须发展至软件层级。
随着芯片复杂度的提高，验证测试变得越来越重要，对芯片最显著的改进不仅在设计流程中产生，也在芯片调试和验证流程中反复进行着。因此，为帮助IC设计企业缩短验证时间、加快产品上市，大型EDA工具提供商均致力于加强硬件仿真工具的开发与相关市场的经营。Cadence于日前推出其新一代验证计算平台PalladiumXPII，容量扩展至23亿门。Synopsys公司则在2012年收购了仿真工具供应商EVE，强化了其硬件辅助验证产品线。Mentor亦于2012年推出高速多功能硬件加速仿真器Veloce。全球三大EDA公司均已涉足硬件仿真器市场，并进行激烈竞争。
验证测试面临挑战
现代大规模集成电路设计密度越来越高，更加快速、有效地进行设计验证成为极大的考验。
对于设计工程师而言，有关芯片功能和性能方面的综合数据是关键信息。他们通常会根据设计规范预先假设出芯片各项性能的大致参数范围，提交给验证测试人员，通过验证测试分析后，得出比较真实的性能参数范围或者特定值;设计工程师再根据这些值进行分析并调整设计，使芯片的性能参数达到符合设计规范的范围。为了保证最终得到的芯片设计符合设计要求，IC设计公司不得不在验证阶段投入大量资源，验证测试便成为一种使合格产品产量最大、次品减至最低的方式。
图为新一代验证计算平台
对此，Cadence全球销售兼系统与验证部门资深副总裁黄小立表示，由于现代大规模集成电路设计密度越来越高，拥有越来越多的核，存储器、逻辑电路、射频IC等都集成到系统级芯片中，针对如此复杂的系统级芯片，更加快速、有效地进行设计验证便成为一个极大的考验。系统级芯片测试是一个费时间的过程。要完成测试，要降低测试成本，需要生成数千测试图形和矢量，还要达到足够高的故障覆盖率才行。随着测试链从芯片级延伸到板级、系统级、现场级测试，面临的测试挑战随之倍增。
Synopsys公司高级市场总监RajivMaheshwary表示，自20世纪90年代至今，大规模集成电路设计随着复杂度的增加，在验证方法上经历了从仿真到验证的过程。第一次转变是通过HDL仿真和SynopsysVCS这样的编译代码仿真技术，解决“仿真生产率差距”的问题，而后转变到通过引入SystemVerilog和高级测试平台解决“验证生产率差距”问题。
硬件仿真重要性不断提升
全球三大EDA公司均已涉足硬件仿真器市场，并展开了激烈的竞争。
一般来说，IC设计仿真有三种方式：软件仿真、FPGA仿真和硬件加速仿真。软件仿真的特点是调试方便，但是速度慢，目前基本在kHz级别。FPGA仿真的速度较快，价格也相对便宜，但是测试中可见程度差，工程师不容易看出哪里出了问题，还要花很多时间找错。硬件仿真加速器不仅速度快、容量大，也可进行调试，不过产品价格是三种方式中最昂贵的。但是，随着设计验证重要性的提升以及IC复杂度的提高，硬件仿真加速器展现出越来越高的重要性。
日前，Cadence推出其新一代验证计算平台PalladiumXPII，容量扩展至23亿门。根据Cadence公司介绍，新产品与上一代的PalladiumXP相比，具有更高的性能、更大的容量、更快的上载速度和增强的调试能力。不仅是Cadence，其他几家主要的EDA公司也在不断强化在硬件仿真器市场的开发力度。2012年Synopsys公司宣布的一项重要收购，便是对仿真工具供应商EVE的收购。合并EVE公司后得到的ZeBu硬件辅助验证产品线，将会拓宽Synopsys的验证产品市场，改善其在硬件仿真市场相对弱势的地位，使得Synopsys具备与Cadence的Palladium硬件-软件验证计算平台一争高低的能力。而Mentor更是不甘落后，于2012年4月推出了高速多功能硬件加速仿真器Veloce，也具有相当高的仿真性能。
全球三大EDA公司均已涉足硬件仿真器市场，并展开激烈竞争。
设计验证将以IP为主
20年前设计以门为主，现在以IP为主，IP的复用技术成为推动验证方法演变的重要因素。
随着设计验证重要性的提升、IC复杂度的提高，高效的设计验证方法工具的设计开发思路也在发生着演变。
首先，随着IP模块化的发展，设计验证开始以IP为主。对此，Cadence全球销售兼系统与验证部门资深副总裁黄小立表示，IP的复用技术是推动验证方法演变的重要因素。SoC产品虽然意味着更好的电路时序和更高的可靠性，但同时SoC也意味着更复杂的逻辑。系统的复杂度决定了不可能简单地将各个IP模块集成起来就完成了SoC设计。因此，如何更快更好地完成验证工作成为目前业界非常关注的话题之一。20年前设计以门为主，现在以IP为主。若以门为主，一个“与门”一个“或门”，很简单就可以辨别。而以IP为主，就会产生新的问题——核难以辨别，如何验证核、如何将其准确体现在SoC里、如何在SoC里面验证和优化，这些均与以门为主的验证完全不同，所以必须大力加速提供核的组合。另外，还要提供全面的验证模块，如果购买USB、PCR等，这些核都需要外部仿真验证。
其次，高速度、高性能、高容量成为对仿真工具的重要要求。RajivMaheshwary表示，21世纪后网络应用推动设计复杂性上升到更高水平。ASIC的门数量已达到1000万或更多，IP模块的采用也越来越多。这种情况使得更加先进的验证技术，如各种高级测试平台、约束随机验证法和断言等成为提升“验证覆盖率”的关键。下一代SoC验证技术需要大幅提升验证性能和容量，能够提供先进和直观的调试技术以帮助工程师快速分析海量数据，并找出设计问题，能够提供全面、成熟、快速、高效和即时的验证IP，并为设计团队提供软硬件联合验证方案，帮助他们开发代码和硬件，并让这一切在统一的平台上实现。
最后，软件在芯片中的比例和重要性上升也导致设计验证的复杂化。黄小立表示，因为现在终端产品真正形成差异化的是软件，每家公司有不同的软件方法，哪怕运行在同一硬件平台上，各家软件还是有差异的。因此，设计验证必须发展至软件层级。
什么时候analog可以用硬件仿真呢?
硬件仿真器
=> 18 年前就有了,那是DIGITAL schematic電路要輸出"EDIF"來跑
當年 xilinxaltera 剛出來沒多久
quickturn專門模擬類似 FPGA , 但後來FPGA 成長太快..
analog 以前也出過 analog synthesis => antrism ..
當年連 HDL-a 都還沒出現..
只有 verilog, VHDL
学习学习