请问这种夹层电容在标准CMOS工艺版图规则中都能实现吗？谢谢！

如图，就是在nwell电容的基础上，再制作PIP电容，nwell和poly2连在一起引出作为一端，poly1引出作为电容的另一端，总的电容就是nwell电容和PIP电容的总和，对于5V工艺来说，比较省面积。例如nwell电容是2.5f/um^2，PIP电容1.2f/um^2，在需要大电容且精度要求不高的情况增加了50%。请问这种夹层电容在标准CMOS工艺的laypout rule都能实现吗?谢谢！

一般工艺规则不支持 PIP下面有器件 或者其他的层次

谢了！国外的芯片经常用这种电容，我想可能制造是没问题的，只是需要修改design rule

一般CMOS製程只有ploy gate。
通常只有特殊製程或者某些IDM廠才會提供ploy2。

我們公司的 device team 就有開發這種 PIP+NMOS in Nwell 電容
但偏壓在 0~0.6V 這區間它的電容值變化太大，很難使用！

请问小编poly1下面的是N+吗?CMOS用的是自对准工艺，在做完gate之后再重参杂，所以一般下面是N-。你说的N+是怎么实现的呢?

不好意思，拉扎维上面写的扩散-多晶硅电容是N+，所以我也以为是，现在看来应该是nwell，已修正，谢谢