不知道为什么，总是仿不出来

为什么执行到run simulation的时候，总是出现error encountered during NC elaboration for configration dividermml.test:config(dividermml 是我自己建的library),就不能再执行仿真了，哪位高手能帮我解决一下这个问题，或者给我指出问题出在哪里?谢谢谢谢。

编译成功了吗，有没有warning

编译成功了，没有问题，也没有warning,就是进行最后仿真的时候出现这个错误，想问一下为什么，怎么解决....

我做的是将Verilog语言进行编译，仿真，转换成电路的过程，刚开始学，很多不明白。

会不会是有迭代问题，最好把error的log看看出在哪里

麻烦说的具体一点可以么?我也回过头看了看，又重新做了一遍，但是还是这个问题，总是搞不明白。谢谢。

帖代码看看

module divider (reset,clkin,clkout);

input clkin, reset;

output clkout;

reg clkout;

reg [4:1] q;

always @ (posedge clkin)

begin

if (！reset)

q=0;

else

begin

if(q<7)

q=q+1;

else

q=0 ;

end

clkout<= q[3];

end

endmodule

这是一个八分频的Verilog程序，我现在还只是学习别人的程序，步骤的过程。

还有一些步骤跨度比较大，我自己没搞明白，不知道做的对不对或者是其中出了问题。

谢谢你不厌其烦的解答。

麻烦问一下你有没有相关的一些步骤类型的文章或者资料，可不可以传给我一些，学的比较纠结，（最好是中文的）谢谢。

麻烦问一下你有没有相关的资料，可不可以传给我一些，(最好是中文的)，谢谢。

代码好像没什么问题除了“只能在来时钟时候才能复位”和“不是8分频而是4分频”两个问题。
你用config的话是在做混仿吗，有没有用NCverilog直接仿代码试试

谢谢，我做出来了，是做的混合仿真。