无聊发个小问题考考大家

the gate of second stage should be connected with the poly gate of the MOS cap, because lower parastitics and lower noise.

是这样么?

其实怎么接都可以，或者说怎么接都不太对；我认为只要保证它工作在电容需要的区域同时不引起其他负面的效应就可以了；By the way，我之前做classAB也用过这种东西作电容，还好最后没震荡。

晕，不用MOS电容做miller补偿，MOS电容接在电路里就是一个varactor，电容随输入/输出信号变化很容易使MOS 不开启，那miller电容就少得可怜了，电路稳定性难以保证不要省那么点面积，用MOM或PIP电容实在不行就直接在第二级gate处加MOS cap，愚见愚见。
BTW，如果实在要用miller compensation，那也要接一对MOS电容在那里，一个用gate接，一个用substrate接
那样会好很多，最起码保证有一半的电容

楼上，我同意你部分观点，接一对上去；但是这就意味着至少浪费了一倍的带宽，虽然系统确实稳定了，而且，即使这么做了，要是没有latchup就奇怪了

你指的 latch-up 是片内 latch-up 还是做latch-up test 会被打死?
只要layout画的恰当，片内不会有 latch-up 问题
在输出I/O的地方要做 ESD protection， latch-up test也是可以过的
比如用一对NMOS 接输出I/O和internal gate，只要p-sub接的好，就不会有latch-up

我有地方请教一下，如果按照你的一对mos管的接法能不能告知接什么类型的晶体管?nmos还是pmos? 我想知道具体的接法，如果是nmos，请问衬底源漏栅怎么连接（就请以classAB输出为例）；如果是pmos，同样的问题，请问如何连接?如果是一个nmos，一个pmos作为一对，请问如何连接?谢谢。
BTW，我前面说latchup_test，当然我承认如果距离足够远确实risk会降低，但是毕竟是一个hot well，我想除了边上多打几圈tie以外，没什么好办法；此外即使如此也要保证足够的距离，一定要超过drc规定的一倍甚至更多。

我想你也是说的latch-up test，因为通常在片内，用MOS管做miller compensation，source/drain 随便接到哪一端都不会有latch-up的，只要substrate接好就OK了，
在见到I/O的device处理上，就按照通常的防latch-up/防ESD做啊
比如用NMOS对做miller compensation，
gate 见到I/O的那个NMOS 不会有latch-up，而是怕ESD
S/D见到I/O的那个NMOS 怕latch-up
但是你的输出管也是source/drain 见到I/O，通常做ESD/latch-up protection都会在输出端串电阻
（切记串连在loop里面），这样I/O之见到电阻，通常我们做POLY电阻做个10ohm左右就差不多了
latch-up test会打电流进来，比如100mA，那么如果内部发生latch-up，则10ohm电阻上的IR drop为1V
这时候I/O的latch-up protect早就开了，电流肯定都从I/O流走了，内部不会有latch-up产生的
这其实与用NMOS还是PMOS做miller compensation是两回事
但是latch-up protect都是要做的， 只是一点个人浅见

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这个问题我想我们明天再继续把，我困了，明天我们继续讨论，我想问题已经比较明白了

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这个问题我想我知道我错在哪里了，想错了，我一直在想我用的工艺的电容，没有注意到，其实只要bulk接到正常的位置就不会有latch up问题，只是可能增大vth，确实会有一些esd的问题，不过也可以避免。感谢指正。