模拟设计的存储器电路仿真激励怎么弄啊

写个VEC激励吧，

VEC激励怎么产生呢?
看到Nanosim HAR里有一个地方是可以加载VEC的，但是还不是很理解怎么产生VEC

能不能给一下简单的VEC文件的例子参考下

有verilog-A写，很方便

你好，我虽然用过Veriloga，写过一些模型。但是还从没弄过VEC文件。你能给一个简单的例子么，我参考研究一下?
谢谢

首先用VERILOG写个。V文件，仿真生成。VCD文件，然后用命令：
vcd2vec -d -nvcd ./FILE.vcd-nsig ./io_top.sig -nvec ./FILE.vec
转换生成。VEC文件。
其中io_top.sig 文件是激励源端口列表，格式如下：
************************************************
#in MODULE_NAME.IO_NAME1
#in MODULE_MANE.IO_NAME2
...
...
...
#vih VALUE1
#vilVALUE2
#slope 10p
************************************************
当然，如果要求的激励不会很复杂，可以直接写。VEC文件，类似于写VPWL信号。格式如下：
************************************************
;input file: ./FILE_NAME.vcd
;sig info file: ./IO_NAME.sig
************************************************
radix11
vname
+ INPUT_NAME1
+ INPUT_NAME2
ioii
tunit ps
slope10
vih5.0
vil0
;II
;OO
;__
;N N
;AA
;MM
;E E
;1 2
0 00
1000000 01
1500000 01
2000000 00
2500000 00
3000000 01
3500000 01
4000000 00
4500000 00
.......................

非常感谢