DAC buffer ,怎么做？50M 信号带宽

难道是class AB型buffer?

你的reference是多少啊?外接的等效负载是多少啊?有没有具体一点的说明啊?不然怎么讨论啊?

试试二级运放加源随器

其实我最想问的是50M信号带宽，对运放提出的带宽要求是什么?
我怎么去判断我设计的运放是否overdesign了。
负载呢单端负载电容最好是10pf吧，负载电阻应该是至少是大于10k的，应该。以前做过一个LTE上的，用的是classAB，我记得差模反馈是170Mhz，共模好像是30～40M，测试虽然凑合，但自己还真不知道理论上应该做到多少。所以和大家讨论一下。

以前那个DC增益很高100多dB，耗电差不多2mA.最近做了一个采用40nm，做到差模带宽500M以上，共模200Mhz，testbench 128M采样速率使用理想ADC,DAC来提供buffer输入，SFDR可以达到68db。不过这只是仿真，理论上应该怎么设计啊?想知道三个问题
1.是否一定要满足多少个时间常数建立啊?是否有必要做到这么大的带宽?共模，差模带宽理论上多少就可以了?
2.直流增益是否是越大越好?还是选择直流增益低，但是-3dB高的运放?第二次我用的运放就直流增益只有63dB，但只是仿真，请高手指点。
3.合理的功耗应该怎么去算?

共模转换要求从0.5v转换到0.95V，所以你指的参考应该是0.95吧。

有没有进展?想学习学习

ma ketongyangxuexi

XUEXIXIA

首先你的输出是SC结构还是连续时间的结构?如果是SC的结构，为了输出精度的要求，你的op带宽至少的是10倍工作频率（12比特精度），也就是500MHz。如果你是连续时间结构（比如说是电阻反馈型的），那么OP带宽是200M以上就可以了。这里的带宽都是差模的，共模可以小一点，但是也不宜太小。如果差模200M，共模40M应该可以接受。

63dB的增益小了，会导致较高的SFDR。你的DAC精度是12bit，那么SFDR怎么也要〉66dB吧，那么63dB的增益小了。至少〉80dB才有保证，更高一点会更好，仿真可以验证。