欢迎讨论噪声这个东东那点事

我在使用spectre的tran仿真电路，发现加入瞬态noise之后，电路的工作与噪声fmax的取值关系十分大，随着fmax取到10g，电路中结点的噪声幅度可达几个毫伏，问题是fmax如果继续增大，噪声的摆幅还会更大，请问真实电路中是这样的情况么?

你怎么在使用spectre的tran仿真电路瞬态noise?

fmax取你系统最高频率，不然他会加一些假的噪声进去

学习一下！

回二楼，如果是pipeline adc,是否取到fs就可以了?那如果是sar adc是取fs还是fs*n呢?n是分辨率。那要是sigma delta呢?另外，这个fmax从做仿真器算法的人角度看，应该是fmax越大越真实，而不应该是超过某一值会变错，可以这样理解么

应该是越大越真实
只是影响仿真的速度而已

回楼上，请问你试验过么?我怎么感觉随着fmax增大，电路性能会无限变差

any system is band limited, if you tell me you have an unlimited band noise, for sure, your circuit doesn't work,
But this is not real, worst case, parasitic pole with give you the limited noise bandwidth

真实电路就是这样，带宽越大，噪声越大

谢谢热心的回复，没错，电路中每一个node都是一个低通，所以很高频的noise会很弱，但一般的node的寄生电容很小，也就是需要关注的频率（也就是fmax）是很宽的，所以我觉得对adc讲fmax也是设的越高越逼近真实的。
可是当我仿真一个比较器的时候，是很简单的那种单级latch的结构，加入10G的噪声则比较精度最高只能达到8bit（满输入摆幅差分峰峰值为1v计算），而论文中同样的结构则可以得到9.5bit，请问是何故?（论文是较高水平的国际期刊，可信度不用怀疑）

谢谢热心的回复，没错，电路中每一个node都是一个低通，所以很高频的noise会很弱，但一般的node的寄生电容很小，也就是需要关注的频率（也就是fmax）是很宽的，所以我觉得对adc讲fmax也是设的越高越逼近真实的。
可是当我仿真一个比较器的时候，是很简单的那种单级latch的结构，加入10G的噪声则比较精度最高只能达到8bit（满输入摆幅差分峰峰值为1v计算），而论文中同样的结构则可以得到9.5bit，请问是何故?（论文是较高水平的国际期刊，可信度不用怀疑）

tran noise的FMAX的原理是人为的给noise设定一个带宽
当FMAX小于系统的带宽的话，FMAX增加必然导致仿真结果变差
当FMAX足够大的时候，那么仿真结果就会和FMAX弱相关了
做高速adc的tran noise仿真的时候这个是肯定会考虑的
PS：如果仔细check了条件和paper是一样的，但是仿真结果还是有差异的话
我觉得paper耍个小手段还是很可能的，JSSCC上的paper都没有谁能保证偏偏都没纰漏的

楼上有道理，谢谢了

latch 噪声跟工艺也有关系