大家有了解intel的speed step技术的吗（PLL）？欢迎讨论
但是如果VCO有多个子带，那么这样改变VCO频率时必然导致VCO在不同子带之间的切换，这样会导致VCO频率大的阶跃，是无法接受的，（问题2）这怎么克服呢?
（问题3）或许我对speed step的理解也有问题，intel的speed step 具体是不是我描述的情况?我就是想得到一个比较smooth频率改变，希望大家讨论，指教！谢谢！
fractional-N PLL可以连续调频，一般ssc只调5000ppm~10000ppm,你这个就是范围要大一些，保持锁定应该没问题
谢谢，多子带VCO的PLL可以连续调频吗?
有可能，设计会麻烦些，但弄不好频率会突变。
对啊，我感觉频率也会突变，这怎么办呢?
我只知道intel以前有个做pll的牛人，回国创业了，好像公司叫皓凯，如果能联系上里面的人，应该可以问到。不过个人觉得子频段切换，如果只有优化，无论怎样也达不到100%无缝吻合，从而导致输出的时钟可能对其他电路时序造成紊乱。是否要计算一下对于相位突变的要求，然后再做打算?
新的试点，关注
做好了，应该可以避免明显突变。需要一些办法做好过渡，因设计而定。
用ADPLL应该容易实现
我记得intel 控制功耗的频率源是通过占空比为50%的频率信号控制的，不是你说的控制相位。
另外，现在的电子电路中控制功耗都是通过直接控制带使能的锁相环，很少是通过控制频率的。
控制频率渐变都是在雷达系统中，线性调频和非线性调频中使用
这个要做gearing技术，就是让边带以折线的技术调频
so deep ， i need study……
具体说Intel是怎么搞的?谢谢！
具体的没有任何资料，我只是在一篇论文中记得提过。思路是这样的，因为在数字系统中，由于管子开关要经过中间的放大态，所以功耗适合频率成正比的。当处于待机状态时，减小频率自热就降低功耗了。50%的占空比是保证数字系统可靠工作
为什么总有人在这里问这种没法回答的问题！能回答问题的人会上坛子吗?能回答问题的人会回答你吗?能回答问题的人在有限篇幅里的回答你看的懂吗? 小编在搞笑ing
主要看你调频的曲线~ 是线性还是节约~Type II跟踪线性变化是没问题的~但是阶跃的话~ 就要仔细考虑你的拉入边界能否承受了~