cadence下verilog仿真问题
时间:10-02
整理:3721RD
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我是做模拟的,里面有一块数字电路要仿真,但是用cadence里面带的verilog—xl仿真时,有如下警告,请问是不是装cadence的时候没装这部分啊,还是别的原因啊?
同遇啊!两天啊!