混合仿真导入verilog代码求助

小的在导入verilog代码的时候导成functional，functional会自动去掉代码的头信息，比如defined信息和include的信息，要怎么保留这些头信息?在用混合仿真工具进行仿真的时候，先对functional模块进行编译成module模块，module模块可以指定导入原来的verilog文件，就可以保留头信息，前段时间做的时候module view是可以自动批量导入原verilog代码这样就是完整的代码，但是最近又开始做的时候，发现对functional模块进行编译的话不会生成module，如果一个个文件编译的话是可以成功，但是因为现在代码文件比较多，想批量导入并且保留头信息，要怎么做?或者在import verilog代码的时候能不能保留头信息?
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