cadence仿真出问题
时间：10-02
整理：3721RD
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如图。应该怎么办呀?求解答！
你的电路里是不是有verilog code写的block?
我没有写过verilog呀 只是把器件选择好而已 然后就出了这个问题
好像见过这种错误，mmsim没有配置好?
那。这个应该怎么设置呀?
does the schematic has 3-terminal res?
no。
是普通的spectre仿真还是用ams或者ultrasim的混合仿
后者的话看看有没有connection rule