请教CPPLL中的PFD控制信号问题
UP/DN信号的每一个edge都会给锁定后的Vctrl带来剧烈的毛刺，而两个信号的脉宽不一样，使Vctrl的不稳定毛刺时间宽度达到了2500ps，直接导致PLL的输出经过分频器后，Jitter明显变大。（不稳定毛刺时间内包含的周期多）
该PLL范围为500M-1500M，输入范围2M-50M，带宽为50K。
环路分频器采用计数器数沿的形式分频。如15分频即为VCO每15个周期输出一个pulse。
望各位高手指点迷津，可能是哪块部分导致的问题，或者可行的改进思路。谢谢！
1. input the same clock to fref and fbak of PFD and check UP/DN signal is the same or not?
2. based on item1, add charge pump current and lpf and check vctrl waveform to check
current mismatch or not?
3. is there any switch on vctrl?
谢谢您的答复
1.已验证，只要下降沿一致，无论PFD两个输入频率是否相同，UP/DN脉宽都一致。也包括频率一致的情况了。
2.分别仿Pump in 和Pump out的电流mismatch在5.1%以内，全corner和-40到100度以及+-20%的VDD的条件下。
但是如果UP/DN同时打开，在短pulse（250ps）内的电流不稳定，大致相同。该mismatch暂无好的解决办法。
3.开关就是Charg Pump的开关，采用的结构如图。
@冷季草cq
你switch搞这么大size，glitch不大才怪呢
看的好累啊，你那个图太小了
这个是以前PPT里的图，只是结构一致，参数都已经改变了。channel length为默认最小，width是p管4u，n管2u。
还有就是对于UP/DN脉宽问题是否有建议?谢谢。
cp的匹配太差了，一般来说都是小于2%的，如果你的本征输出阻抗比较小，建议使用cascode结构的电流源，这样可以容易达到《1%的mismatch。
charge pump的matching要根据具体的design， 如果2.5V/3.3V power，就比较容易
如果是1V power， headroom 很 marginal，要把cp output impedence 做高比较困难
random mismatch只要加device size就可以， 但是要让cp在不同的vcontrol下都比较matching 还是挺困难的
毕竟低压设计的headroom有限
1.已验证，只要下降沿一致，无论PFD两个输入频率是否相同，UP/DN脉宽都一致。也包括频率一致的情况了。
==>Good, the PFD is no problem.
2.分别仿Pump in 和Pump out的电流mismatch在5.1%以内，全corner和-40到100度以及+-20%的VDD的条件下。
但是如果UP/DN同时打开，在短pulse（250ps）内的电流不稳定，大致相同。该mismatch暂无好的解决办法。
==>could you use ideal charge current as charge current and discharge current to confirm the issue is current mismatch or not?
3. Does inout port I connect to charge pump switch that controlled by UP and DN?
If yes, the CK will has charge sharing on port I and O, it may the problem.
你可以用高摆幅cascode结构，或者利用放大器强制使pmos的电流和nmos的电流相等。这都是CP在低电压下设计的一些电路。
如果p/n电流不匹配，会有很大的spur。
在低压下的design 是比较困难的，即使用highswing casode ,但是还是需要pmos 2个vdsat ，nmos 2个vdsat ，这个大概就是0.6V,然后电源还要-10%和slow corner, 剩下的vcontrol range 就很小了，kvco 必须做的大一点，但是这样phase noise 和 psrr 就会变差，反正是挺痛苦的一件事
是的，所以很多人用multiple VCO curve.
你好呀，有没有有关multiple VCO的相关资料分享下。网上搜了下，相关文献比较少。