一个200到800MHz范围的锁相环TEG流片回来出现的问题，不知各位遇到过没
时间：10-02
整理：3721RD
点击：
0.35um工艺，电源电压vdd=2.2~5V,典型3V；VCO由内部LDO供电，不超过2.5V，VCO输出给一个简单的功率放大级到pad，以便回来测试；
测试步骤及现象描述：
1、先3V电源电压上电，PLL锁定情况OK（比如说锁定的中心频率点400MHz）；
2、然后vdd调到2.2V到2.5V之间，PLL也能锁定，但感觉锁定时间比较长，一上电频谱分析仪上先是中心频率点左右有好几条跳动杂乱的频谱、无法固定，然后等上几秒钟甚至10s后，这些杂乱的谱线慢慢消失，PLL锁定，屏幕上只有被锁定的那条中心谱线，但这条谱线时不时偶尔也会上下跳动，感觉不太稳；
3、然后vdd加到4.5V及以上，也能看到锁定的那个很清晰的谱线，PLL锁定OK；
（步骤一vdd=3.0V和步骤三，锁定的中心谱线偶尔也会出现上下跳动的情况，不太稳，只是低压下跳动的这种情况更明显）
问题是：
这种现象不能重复，也就说，当完成这三步之后，断电再重新上电，无论vdd多少，PLL均无法锁定，屏幕显示的频点很多很杂散，无明显尖峰，而且主要显示的是在低频区域有一大坨！最高的那点只有几十MHz，而这些杂乱的频谱基本不随vdd或晶振的变化而变化（甚至晶振去掉也是如此），只是片与片之间稍有离散。这些芯片还算好的，能看到一些测试现象，另外很多部分芯片直接跳过以上步骤123，一上电完全不锁定！检查了各DC点及晶振起振，均无问题。
对于能测到步骤123的那些芯片，特别是在vdd一旦加上去以后（4.5V以上），根本再也无法重复锁定的现象，vdd电压小一点（3V及以下）还稍好，断电再重新上电，现象还能重复。
测试步骤及现象描述：
1、先3V电源电压上电，PLL锁定情况OK（比如说锁定的中心频率点400MHz）；
2、然后vdd调到2.2V到2.5V之间，PLL也能锁定，但感觉锁定时间比较长，一上电频谱分析仪上先是中心频率点左右有好几条跳动杂乱的频谱、无法固定，然后等上几秒钟甚至10s后，这些杂乱的谱线慢慢消失，PLL锁定，屏幕上只有被锁定的那条中心谱线，但这条谱线时不时偶尔也会上下跳动，感觉不太稳；
3、然后vdd加到4.5V及以上，也能看到锁定的那个很清晰的谱线，PLL锁定OK；
（步骤一vdd=3.0V和步骤三，锁定的中心谱线偶尔也会出现上下跳动的情况，不太稳，只是低压下跳动的这种情况更明显）
问题是：
这种现象不能重复，也就说，当完成这三步之后，断电再重新上电，无论vdd多少，PLL均无法锁定，屏幕显示的频点很多很杂散，无明显尖峰，而且主要显示的是在低频区域有一大坨！最高的那点只有几十MHz，而这些杂乱的频谱基本不随vdd或晶振的变化而变化（甚至晶振去掉也是如此），只是片与片之间稍有离散。这些芯片还算好的，能看到一些测试现象，另外很多部分芯片直接跳过以上步骤123，一上电完全不锁定！检查了各DC点及晶振起振，均无问题。
对于能测到步骤123的那些芯片，特别是在vdd一旦加上去以后（4.5V以上），根本再也无法重复锁定的现象，vdd电压小一点（3V及以下）还稍好，断电再重新上电，现象还能重复。
好奇。
同好奇。用示波器看看，是不是ldo有问题。
好奇,求解释
4.5V之后某地方烧坏了。
期待来人啊
什么工艺的VDD这么高
会不会是工艺问题啊?
3V的device,上5V的電壓,會有燒毀的疑慮.
LDO會不會已經燒毀? (可以量測LDO輸出電壓嗎?)
假設LDO因損毀導致輸出電壓偏低, PLL的輸出有可能因無法鎖定而停留在偏低的頻率.