pipelineadc 前端采样保持电路 求助

最近设计了一个pipelineadc的前端采样电路，原理图如下，尺寸不是图上面的数据，运放采用SC-CMFB的foldedcasecode的增益自举结构，运放的指标为110db,570M,PM=61，采样电路的值为1.2p,负载1.2p,正负输入分别为1V,amp 0.4，1M和1V，amp -0.4 1M频率的正弦信号，其中该电路在采样阶段的时候能够很好的跟随输入变化，但是在保持阶段的时候无法把差分输入有效放大到原来的1倍，也就是差分输出0.8V, 实际的值是0.773V左右，我想问的是造成这个误差的可能原因是什么,其中运放的输入电容较大，大概为0.4pf.

奇怪，检查一下线路的连接，看看有什么问题，