PLL测试（jitter）

那说明你整个PLL的PSRR比较差。

1# w98211012
这一般说明，LDO的瞬态响应不够与带负载能力不够

LDO的瞬态响应

刚才在测试板上搭了个LDO，不过负载电流可以达到100安培级别的，效果改善也是明显的！

片内的LDO负载驱动能力为50mA的，内部还有些别的电路，在此LDO下，工作都算正常，为什么PLL在这LDO下工作不正常?
如果要想改进PLL，是否有人给出些相关建议呢?

你可以测试一下加ldo之后的vco电源电压，看看纹波情况。

小编，你的锁相环的jitter是用什么仪器测试的啊?

终于解决了，因为内部LDO18产生了一个零点刚好在PLL基准比较频率附近，因此电源对PLL产生了一定的影响！也解释了为什么用外部LDO18，PLL产生的jitter比较小！
jitter，公司没办法直接测得，，就用示波器看的PLL输出波形，看其抖动！

学习！

是不是因为PLL的电流信号输入到LDO的环路里面，而且和LDO开环的零点相近，所以在这个频率增益下降得很大，对环路抑制输出点的电压造成影响?想学习下

10# w98211012
看来你的PLL reference noise的抑制能力不足。分析一下jitter的频谱，跟PLL带宽对照一下。果然如此的话，可以在PLL系统上多加一个极点来抑制这种噪声。

原因已经查明，是作为LDO输入的1.25V基准的PSRR比较差（在PLL基准频率附近处），进而影响了LDO的PSRR；
解决方案：将1.25V基准外接一nF级别的补偿电容，PLL的jitter基本上消除；

还是搞不清楚，噪声是从电源和地线耦合到bandgap的，还是从bandgap的输入耦合回来的?
还有，bandgap是没有运放的那种吧，然后再外接个接地的滤波电容?如果是有运放的那种，接个nF级的电容能稳定吗?

15楼的兄弟非常关注，呵呵！
噪声是从5V的PAD上耦合到Bandgap上的！
Bandgap有运放的！本来是没打算外接电容的，后来测试PLL的时候，没办法，只能加了！
“如果是有运放的那种，接个nF级的电容能稳定吗?”guang3000兄弟，我有点费解?为什么不能稳定?你那边有什么建议?
我以前作过的ADC基准基本上都是外接couping电容的！

这个有意思.学习了

没意见，是我理解错了而已。我原本以为bandgap后接滤波器的电阻越大，电容越小，对bandgap里面运放的频率特性影响就越少。但算算其实电阻和电容越大，影响越少。

受教了。

这是
这是什么意思，不明白

看来我的PLL还需要学习啊，有问题再来发问

http://www.ieee-uffc.org/frequen ... hing/pdf/Kroupa.pdf

http://www.ieee-uffc.org/frequen ... ig3_files/frame.htm

http://www.national.com/analog/timing/pll_designbook

学习的路还有很长呀！

dddddddddd

你意思是你的bandgap导致的LDO的输出noise进而对PLL造成影响?

Nice discussion ！

感想經驗分享。

谢谢共享！

hhwo men de TSMCde PLL ye yao kuai hui lai l e