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pll输出信号duty异常的问题

时间:10-02 整理:3721RD 点击:
此前做了一个pll,采用的是maneatis delay cells的vco结构;参考频率=6M,输出范围在12M~378M;目前的问题是在芯片的测试过程中,如果对输出信号频率设置使其低于100M时,输出信号的duty非常差,大概达到80%左右,频率还是正确的,而如果通过在系统上电之前把分频器设置到较高的情况下,例如使输出信号达到200MHz以上,这个时候输出信号的duty就是好的,并且再去调节divider的分频比到较低位,duty也是正常的;
请大侠们指教可能的问题会出现在哪里?谢谢!

从仿真结果来看,在各个corner下都不会出现duty不正常的问题啊,到底是哪里出了bug呢?求高人指点一下:

不明白的是为什么一上电就run下较高频率就可以变得正常呢?是跟温度有关么?

小编把情况描述清楚些!
比如说,就举实际的参数,输入和反馈分频系数都列举出来,VCO后面有没有加分频器。
如果频率是很稳定的话应该就只可能和VCO本身有关系了,特别是VCO内部的灵敏放大器。

在芯片的测试中,run最低输出频率12MHz时,发现duty不正常的比例占到1%;其中,大多数不正常dutycycle为80%,一部分为65%,65%的这部分通过提高输出频率倒48M,可以达到50%左右,这个原因可以解释为输出bufout对摆幅较低的正弦信号处理时,在某些corner+temp下能力有限;但是为什么对于输出dutycycle为80%的不良芯片来说,开机run下200MHz以上的频率,然后再切回12MHz,就ok了呢? 感觉run下高频是改变了电路的一个什么状态
有没有高人点拨一下呢,可能的点会是什么?

一般不同corner也不会差那么大的。
是否不匹配

不匹配, 指的是哪方面的?

meantis的vco的单元需要用到一个交叉耦合的pmos管用来保证差分,如果你这一组差分的pmos尺寸比较小的话,而且在频率较低的情况下电流较小,很有可能根本就不是差分。
相位差可能只有10度或者别的,如果你把频率升高,电流加大后pmos管获得的差分增益加大了,可以让相位差维持在180度,这个时候你再把频率降下来的话因为相位差是180度,所以占空比又正常了。

应该看看模拟环境有没有问题,比如偏置是如何加的。回头再看现在设计为什么会这样。有可能实际电路工作环境和模拟环境有出入。

VCO输出到CLOCK OUT为什么不做个二分频啊?经过二分频不就百分之五十了么。

加Buffer或者分频器了没? 怀疑是你VCO偏置的问题~仿真中没这个情况么?

加分频器的话肯定就不会有这个问题了,因为是之前较早的项目,没有在post端做二分,而是将vc定的较宽,后来的改进型电路是考虑做post_div的;

目前对vco的bufferout用veriloga进行了建模,大概的simulation结果是在各个PVT下输出方波信号dutycycle基本上都在50%左右,是否可说明VCO是没有问题的,而问题是出在最后一级vco—bufferout正弦波到方波的转换上?

verilog模型是否准确可能会决定最后结论是否成立。这里用spice模拟可能更真实些。

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