serializer 设计

大家好，小弟最近要设计一个8:1的serializer，时钟并不是很高差不多200Mbps.我想用CMOS加以实现，不走digital的流程。我查了下，大概需要一个25MHz的时钟，一个200MHz的时钟，另外还需要一个load信号，这个load信号也是25MHz,不过占空比是1/8。小弟想问下大侠这个load信号直接用DFF怎么产生?最好他的pulse能在主时钟即25MHz时钟的下降沿这样能保证在采样的时候数据已经稳定。
假设25MHz 和200MHz时钟已经由PLL提供。
小弟刚接触这些东西，也没有人带，不知道设计的时候有没有什么特别需要注意的地方，先谢谢啦。

load 信号一般是通过200MHz时钟来产生，利用该时钟做一个移位计数器吧，挨个产生计数脉冲，计数脉冲高电平有效，8个计数脉冲刚好是一个周期。

占空比1/8，用200M的做8级移位寄存再拉个反馈回去?
或者25M的用200M的做出一个delay1个200Mclk的，25M和25Mdelayed再做一个逻辑?

这个是很低速的datapath，其实很多种方法可以实现的，可以像楼上的兄弟所说的，采用200MHz的钟通过DFF对25MHz的1/8的钟进行延时，延时出8个tap，然后采用这8个延时的相位差40°的时钟进行serilize就行了最后再采用200MHz的高速钟同步一下就行了。这里最主要的是算好setup time margin和hold time margin就行。