isscc 2007 焦点内容－－－from BP

ISSCC 2007上A-D转换器相关发表与05年相比在低电压运行和微细化方面又有进一步发展。预定半数以上的5件都是采用90nm工艺CMOS技术的成果。
　　富士通将发表电源电压为0.8V的管线式A-D转换器（演讲编号 25.1）。其分辨率为10位，转换速度为80M采样/秒。因为管线式A-D转换器采用内置运算放大器的结构，所以业界普遍认为在低于1V的电源电压下难以实现。不过，富士通此次借助名为Regulated Overdrive Voltage的偏压技术解决了这一问题。另外还提高了由工艺、电压以及温度（即PVT）导致的特性偏差承受能力。富士通的A-D转换器采用90nm工艺CMOS技术设计，芯片面积为1.18mm×0.54mm。耗电量为6.5mW。
　　美国加州大学洛杉矶分校（University of California Los Angeles）A.Abidi领导的研究小组，将发表可在1V的低电压下运行、分辨率达10位、转换速度为160M采样/秒的高性能A-D转换器（发表编号： 25.2）。为了克服低电压运行的难题，采用了称为串并联式（Subranging型）的架构。耗电量为84mW。
　　美国麻省理工学院（Massachusetts Institute of Technology，MIT）将发表内部结构为管线式、同时又不使用运算放大器的A-D转换器（发表编号 25.5）。分辨率为8位，转换速度为200M采样/秒。设计工艺为180nm的CMOS技术。（记者：堀切 近史）

美国Rambus在ISSCC 2007上发表演讲，介绍了芯片间传输专用收发器LSI（演讲编号24.3）。这种收发器LSI可进行6.25Gbit/秒的高速传输，但耗电量极小，仅为13.8mW。平均1Gbit/秒传输频带的耗电量为2.2mW，是以前的普通收发器IC的约1/10。该公司在另一个会场上演示了用2个干电池驱动4个收发器LSI。
　　Rambus的收发器LSI在1个芯片上集成了4组收发器电路。由1个带LC共振器的PLL（LC-PLL）向这4组收发器提供时钟信号。各收发器电路在芯片上的尺寸为0.64mm×0.48mm。芯片采用90nm工艺的CMOS技术制造，各发送电路工作时消耗4.9mW电力，各接收电路工作时消耗8.0mW，LC-PLL以及每个收发器时钟分配用布线的平均消耗0.9mW。
　　据介绍，之所以能够实现低耗电量，是因为对多项关键技术进行了改进。具体改进措施包括：（1）使多个收发器电路共用一个LC-PLL，（2）使LC-PLL中电感与时钟分配用布线的寄生容量在3.125GHz付近产生共振，在提高时钟分配的能量效率的同时，将布线的阻抗调高至300Ω，减小信号电压的变化幅度，由此降低了使用逆变器的时钟缓冲器的负担，（3）使用了恰当的等效电路，等等。
　　尤其对于其中的第（2）项，该公司表示“如果没有电感，时钟缓冲器的耗电量将会增至此次的3～5倍”（该公司）。由于此次时钟缓冲器的耗电量为1.8mW有余，因此可以算出平均每组收发器电路节省了1m～1.8mW电力。
　　该公司在与演讲会场分开的另一个房间中进行了公开演示，准备了4组用于信号收发的6.25Gbit/秒的传输线路，展示了用2个5号干电池驱动这些传输线路的情形。“25Gbit/秒的传输总共可持续进行40小时以上。这相当于3.6Pbit，即10万张DVD的信息量”（该公司）。（

靠，老外的技术发展迅猛啊

老外果然都玩先進製程.

这两个都是本次会议比较重要的内容
nyquist adc
multi Gb tranceivers

前一个主要是介绍pipeline adc 的最新进展，趋势还是technology scaling, 低电压，低功耗， 这次看到富士通的adc作到0。8伏下了。
后面一个是rambus作的超低功耗的芯片，每个lane才14mW, 不简单，我们最近做的一条lane都将近100mw，呵呵，当然我们
没有去抠这个功耗，rambus主要是芯片间互连用的，幅度也比较小（0。2v）

0.8 V 的pipeline ADC 做的比较一般啊：） ROD 的问题是over PVT, opamp gm 变化更大了。

哪位达人能传具体speech的ppt内容啊?

很好，很好

在国内怎么混都感觉前途不是很啊
老外很牛啊！

牛阿 顶顶！

值得关注！

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