PLL设计问题：请大家帮忙分析下无源滤波器的电容漏电流较大，对PLL的影响？谢谢！

影响spur

多谢，能说具体点吗?

漏电大就需要补充来维持平衡，电荷泵就需要净充/放电，反馈和参考时钟就需要有相差。看到的现象：
phase offset, jitter

多谢！
（1）phase offset，DLL应用在乎，PLL应用不在乎。所以在PLL设计中是不是可以不用考虑?
（2）jitter，关于jitter的影响，有没有大概的量级给出说明，谢谢了。

20log((Ileak*Tp)/C*kvco/Fref),这基本是spur的计算公式，影响得就是reference spur

这么说吧，phase offset在PLL应用中也是要有考虑的，在analog PLL中，phase offset越大，那么电荷泵打开时间就越长，导致电荷泵中的器件对PLL噪声贡献就会越大。
基本上应该没人会用有漏电的电容做Loop Filter，因为电容通常都不小，所以漏电流还是比较客观的，你根据那个公式在加上worst case时的漏电流，算出来的spur很有可能是你无法接受的。而且漏电流的模型也可能不是非常精确的。
所以还是不能用有漏电的电容做Loop Filter。

在65nm或以下工艺中，CP电流受漏电限制不能做的太小，即使电容不漏电连在控制电压节点上的其它器件漏电也难以完全忽略。MOS电容用于LOOP FILTER也受到限制而不得不转用金属电容。

整数N-PLL，JITTER可以做到几皮秒RMS一般范围，小几不容易，大几应该不难。

谢谢！