iu$影响ic£b的veri login的问题

有个RTL级的网表，有两个module，顶层top.v用verilog代码写的连接。如下：
module top （port……）
A A（.port1(port1),.port2(port2)……）
B B（.port3(port3),.port4(port4)……）
enmodule
module A (port1,port2……）
endmodule
moduleB (port3,port4……）
endmodule
当我不load iu$或者load iu$55_base的时候，直接verilog in这个top.v就可以，加了schematic选项可以很正确生成两个模块的连接电路。

但是当我load了iu$9.2_base后，再verilog in的时候，上面那种直接嵌套了module A和module B的top.v就无法import了(不报错），需要分成不含嵌套的三个文件top.v，A.v，B.v.在-f参数中用列表文件指明A.v和B.v才能进行verilog in，且schematic的连接也不正确。

按说verilogin是由ic£b自带的ihdl.exe来实现的，为什么iu$会影响verilogin呢?
我尝试过把ic£b的bin文件的path写在iu$的path前面，也没解决这个问题。
有人了解这个问题么?

没有人碰到?