请教关于PLL的控制电压稳定性问题。
结果由于在瞬态时，VCO两端变容管的电容值不一致，同时VCO的正反两相信号的偶次谐波存在。VCO的正反两相信号会通过变容管耦合到控制端上，使控制端电压即时在PLL稳定状态下也会有较大的抖动（在一个平衡值上下波动，大概为15mV) 。
请问对于应该如何减小这个电压的波动，使其波动达到零点几毫V的范围呢?
据说在PLL 中为了稳定电压要用LDO ，希望有经验的大虾给我们解惑
你说的稳定电压应该主要在VCO中吧，一般为了使VCO的震荡频率不受电源噪声的影响而要用一个voltage regulator。 但是没看到用LDO的。也不知道regulator和LDO有啥区别。
但是我现在的问题不是这个，主要是仿真PLL，结果由于VCO的输出波形中偶次谐波分量的存在以及VCO中两个变容管瞬时电容不相等，会使VCO的正反相信号通过变容管耦合到VCO的控制端，使PLL即使在锁定状态下，VCO的控制端电压也出现了15mV左右的电压波动。我现在想把这个电压波动减小到0.3mV左右，不知道该怎样才能实现?
假如在控制端增加电容负载50倍是否会有效果?
这个肯定是可以减小电压波动的。但是考虑到集成的因素，电容不能再加大了。
你的VCO是交藕振荡器吧，最好能把图传上来看看，这样直观些
maybe add cap between the positive and negtive output signal
很好的问题，这个问题真的很难！
我以前真的没有意识到还有这种问题，多谢啊！
1.增大电容肯定能够解决问题，但是这要和面积折中。
2.适当减小振荡摆副，也就是使这种由于振荡电压不匹配而产生的偶次谐波影响降低
减小振荡幅度会增加jitter。因此这种方案需要和jitter折中。
3.降低Kvco，使由于共模控制电压变化而引起的频率变化降到最低，
这种方法会减小电压控制范围，尤其在Tr corner&Temp变化时，大的控制范围必然导致很高的Kvco。
就想出这么一点点，建议三种同时使用，也许都可以解决一点吧。
毕竟想提高某种性能，牺牲其他性能在所难免。
再查一查有没有好的结构，也许这个问题已经被解决了啊。
Best regards！
有没有可能采用解决开关电容电荷注入的方法来解决这个问题?
人为的加一些反相耦合信号到控制端
或者把控制端的电容改跨接到一个放大器的输入输出端，构成Miller组态，不过这个要注意直流工作点和电容非线性
好主意，降低振荡器的peak-to-peak值，由后极放大器实现放大
看到的ＩＥＥＥ的论文上的全集成的ＰＬＬ 或者ＳＹＮＴＨＥＳＩＺＥＲ的仿真结果。在锁定状态下控制端电压可以稳定在较小的误差范围内，粗看起来就是一条直线。 如果LC VCO的输出摆幅较大的话，VCO两个变容管的失配肯定会在控制端引入较大的波动的。还有VCO波形也不是完美的正弦波，这个也是引入波动的因素。 不知道他们是有什么方法还是波形的对称性什么的做得比较好。
像你说的这些方法确实都没改善这个问题，但是我觉得单就这些方法很难将控制电压的波动稳定在零点几毫伏的范围。也许将输出摆幅到很小效果会比较明显。 摆幅小的话变容管的变化小了，同时VCO输出波形的失真也小了。但是这样VCO的相噪声优化也没什么意义了，相噪声估计要下降很多。
不知道有人仿真系统时碰见过类似的问题没有?
大家仿真带LC VCO 的全集成CPPLL时，能把控制电压稳定到多大的波动范围之内呢?
一般不会这样做的，在这之间加入电容会改变ｖｃｏ的震荡频率，而且也解决不了这个问题。
其实耦合到控制端的电压就是正反两相信号引起的。只是由于变容管的作用和ＶＣＯ输出波形的失真，即使有相互反相的信号，最终也会在控制端引起电压波动。ＰＬＬ中电容采用 Miller组态这个好像没有看到过。Miller电容在输入和输出端所看到的等效电容是不同的，所以应该不能用在ＰＬＬ中的ＬＰＦ当中的。
楼上的说得非常有理，谢谢
不过对于miller cap加放大器的思路，是让输入接入LPF或者CP，输出为空载的，当然担心增益太大引起输出电压非线性，造成输入电容值变化太大，确实要慎重考虑
这样的话应该对大电容的集成还是可行的。只是这个miller电容在PLL的锁定过程中变化太大（VCO输入端的电压从0V充电到稳定的电压值的过程中，与miller电容相连的那个MOS管会经历截至，饱和，线形区，放大器的增益变化大），多PLL环路的稳定性也许会带来问题。
首先LC锁相环基本上百分之百是用作synthesizer的，由于LC的高频低噪性能，所以一般应用在1G以上振荡器。
如果真的是synthesizer那么一般会伴随着delta-sigma（当然你可以不用小数分频),所以环路带宽一定要比普通锁相环低很多，具体低多少要根据步长而定，所以我提出的第一种方法，是synthesizer不同于锁相环很重要的特点：很窄的环路带宽，而这种方法是解决你遇到的问题的最简单的方法。所以电容增大10倍不失为上策。
提出增加miller结构也是为了增加电容而考虑的，是一种很好的方法，但是会引入有源噪声，因此这种结构在集成度不断提高的今天，片上锁相环采用有源滤波器的结构已经不是很流行了。
(U_U)~
以下分析纯属个人观点，仅供参考，资历尚浅，难免有疏漏，欢迎指正：
这个问题确实很难，我感觉是由于结构导致的，提出这种结构的背景我们首先要搞清楚。
在分析问题之前首先要先设定分析问题的前提条件，没有绝对正确的东西。
这种结构很明显把变容二极管电容分为直流电容和交流两部分，而这种结构的方法就是在很宽的电压范围内调节直流电容值改变震荡频率，而使振荡器在很窄的震荡电压范围内震荡使直流电容保持不变，因而交流电容变化会很小。基本上运用了直流工作点的概念。
但是这会引入一个新的问题就是jitter。很小的震荡幅度jitter真的很糟糕吗?这一点我认不一定，在环形振荡器中“流行”采用小振幅结构来抑制power supply 的噪声影响，但是在LC振荡器中好像是这样的，所以需要折衷，提高振幅减小jitter。而当这种非线性效应出现时，最大的问题不是LPF电压抖动，而是振荡器输出的非线性谐波分量。
如果你要是想单纯减小LPF的抖动很简单，增加一级buffer隔离一下就可以了(可以采用Pmos源随器或bipolor射随器)，但是这样并不能消除输出的非线性谐波分量，你说呢?我们要做的是low output jitter，而不是low ripple in LPF。当然你会说连LPFripple都很大，jitter自然会很大，我表示同意，但是个人感觉所有东西都很好的情况下性能很好的可能性基本上是很难的，所以要从整体把握，模拟设计需要折衷，补偿。
IEEE期刊的论文真的太牛了，人家在开着奔驰造宝时捷，而我们是在造QQ，层次不同所以侧重点不同吧。这种小case问题还是需要我们自己去解决啊。问题多多，一起讨论。
可能是看拉扎维的书太多了，不喜欢下结论，感觉以上并没有提供很好的解决方法，但是希望能够有所帮助啊。
ps，PLL的LPF控制电压测试结果我判断测试结果的ripple应该很小：1mV在示波器上根本不能区分，再加上探头等寄生效应的影响，ripple肯定很小，当然测LPF电压我推荐最好增加一级buffer，不要直接引出，否则性能一定很差。所以一般这个电压我是不会选择引出的，不知道为什么IEEE那么多文章都引出来，真是很恐怖。
完全同意你的看法
是的，我做的就是个synthesizer，带LC VCO的整数分频的synthesizer. 输入频率为1MHZ，带宽为50khz，输出频率为1680~1700M。现在所设计的最大电容已经有221pF了，如果再增大10倍的话就不可能做成集成的了。 而几百pF的电容在论文上是见过有集成的。
仿真中出现的VCO控制端电压的波动可以确定是VCO输出波形的失真和两个变容管的电容值不匹配引起的。因为我把VCO换成环振型的结构后是没有这一个问题的，当然我的换成环振后，我的synthesizer输出频率是900M这个范围。而即使其他模块用veriloga写的理想模块，只有VCO 用实际设计的LC VCO，控制电压还是存在这么大的波动。
现在看来好像除了把电容做大或者减小VCO的输出幅度之外没有其他的好的方法来解决这个问题。
增加一级buffer隔离其实本质上是没有用的，只是LPF电压稳定了，就像你说的。更实质的VCO的控制电压还是波动的。 也就是需要稳定的电压是VCO输入端的控制电压。
现在控制电压的波动还只是仿真结果，还不是测试结果，都已经有15~20mV了。感觉在transceiver系统中根本就不能用。
你真牛，还会用veriloga，好麻烦，我更喜欢直接搭电路，除非仿真速度太慢没办法了，否则不会用那种东西。
周末回家考虑考虑，也许有好办法，下午刚刚和别人一起讨论regulator的补偿问题，头都大了，哈哈！
我做的比较粗糙，其实用的veriloga基本上也是调用里面现场的模块，偶尔改一下。主要是分析一下各个模块在理想情况和实际情况下的区别。
你的regulator是用在LC VCO中的吗? 没研究过这东西。
series regulator 应用领域很广，几乎每个系统都要用到，提供稳定电源电压输出，结构很简单的,单片或集成在片上系统的都有，一般只应用在小功率负载上，因为效率实在不敢恭维(后来有人把它叫做LDO，进行分析设计)。我们只是分析一下运放零极点，巩固一下基础知识，温故知新而已。可以用给VCO供电，但是基本上和LC VCO无关，^_^
言归正传，我觉得LC VCO的振幅你可以通过增加一些电路去限制一下，本身LC振荡幅度就要比电源电压高，由Q值决定，所以限制幅度还是很有效果的应该。同时我觉得减小振幅限制幅度反而能够减小由于电源电压噪声而引起的抖动。LC振荡器自身的热噪声好像很低吧?所以还是关心一下降低电源和sub引起的噪声是重点，具体你可以看一看拉扎维的论文，jitter due to power and substrate noise,具体题目我忘了。不能只看仿真的，仿真时的电源噪声为0，而实际工作时电源噪声很大，几乎可能把其它噪声淹没掉了，很多论文都提出了这种观点。电路设计，电源噪声真的是很可怕的东西。
如果没有我可以上传给你。
谢谢了，我有这方面的论文。但是怎么样在仿真时考虑电源和地噪声的因素呢?
这个问题问得好，
对于amp叫PSRR。
对于OSC叫什么我就不清楚了，
具体仿真的方法我也是不太知道，我觉得应该是通过瞬态吧，与仿真Kvco的方法差不多，改变电源电压，看频率变化量，越小越好。但是这样的问题是对于高频电源噪声没有方法仿真，所以只能估计，用经验去设计，尽量采用PSRR高的电路结构，比如在PMOS电流镜栅极上增加电容等方法。
:lol
这种波动好像只是会抬高一点vco的噪声，对毛刺好像是没什么影响的吧
kool先生你好，看到你的解释我受益匪浅，我有有个问题在仿真时我发现Vtune上只有2次谐波最明显，通过DFT分析Vtune上的频谱看到只有2次谐波比较明显，基波分量很小，我觉得是不是只有那个2谐波次（主要成分）分量的叠加到Vtune所占的比例最大，其余的成分比较小，因为变容二极管的Kvco如多小那么VCO输出的差分成分所造成的影响较小。我觉得只要稍微降低一下VCO的摆幅，可以降低那个纹波。因为基波降低我感觉对应的二次谐波也会降低，这样占主要成分的二次谐波幅度就会减小了，你觉得呢?
我感觉你说的那个降低Kvco方法主要是来降低AM-PM的噪声，而不会降低Vtune上的纹波，Vtune上的纹波是二次谐波成分的叠加，是和电容的比值有关的，而不是电容值，不知道是不是?