请教高手verilog-A是什么语言？

cadence的用来系统建模的描述语言，
很有用,恩.

做mixed-signal仿真时会经常用到

是用来建模的语言,主要是用在混和电路设计仿真中的,从放大器,比较器到PLL,DAC,ADC都可以使用这个来进行建模的,此外也可以用于一些特殊测试中作"接口"

多谢各位老大的指引！

同意3楼，作模拟电路也要用的

对于仅用于仿真的数字电路，用verilogA是很简便的，描述起来也比较容易

模拟电路模拟

谢谢楼上的同学！

混合信号描述语言

我觉得有点像hspice的macro，不过更易集成在spectreVerilog中作仿真

,wo ye z aixue xi zhong

我也正在找，好像资料不是很多。

模拟电路也要用这个?

大多数是用来进行行为仿真的

verilog-a的資料真的是不好找！

资料少 很有用

在cadence的安装目录下，有相应的手册，对于使用cadence进行电路设计,这种语言的是需要了解的

找资料，少啊，

特别少中文资料

BEHAVIOR LANGUAGE

请问有什么资料吗?我也正在学习，想搭建一个MEMS的模型，希望可以教教我！