3.5bitMDAC中运放的设计

wenhua .yang的‘a 3v 340mW 14b 75M samp le / s CMO S ADC w ith 85dB SFDR at N yquist'中的运放3.5bit 运放采用两级结构，增益带宽达到了2GHz，有哪位朋友仿真过?我仿真了下，但是怎么都达不到。不知道问题出在哪里，
如图，这是个带米勒补偿电容C3和C4的二级放大器，第一级由图下面的R1(第一级输出阻抗），C5（第一级输出电容），和跨导（电压控制电流源）代替。根据公式，输出极点为gm*C3/(C3*C5+C3*C1+C1*C5),怎么算它输出极点也能很轻松的到在2GHz以上，但是仿真却只有1.4GHz，此时第二级的电流已经达到了17mA。望高手帮忙看下，问题出在哪里。为什么输出极点那么低呢?

有高手设计过2GHZ的运放吗?消耗了30mA电流，但还是只能达到1GHz，怎么也达不到2G，用的0.35um的工艺。不知道论文中是怎么达到的?第一级中的极点达到3、4GHz就已经很难了。

你和他用的是同样的工艺吗?
你的采样和反馈电容分别是多少?

我用的也是0.35um的DPTRM工艺，反馈电容大概在550fF左右，负载电容约为300fF（下级1.5bitMDAC的两个采样电容），再加上其它寄生电容之类的，所以它的负载电容大概有1pF。
他论文中说，次级点位于第二级的负载处，为gm/CL。 但是第一级共源共栅结构的寄生极点也不会太高，如果是2GHz的带宽，那至少在5、6GHz处。这个也太难了吧

你是设计10bit pipeline吗?

DPTRM工艺?
我没听说过，能解释一下吗

1.你的非主极点比你手算的低，可能是你忽略了输出级晶体管寄生电容，那个寄生电容很大的。
2.他所谓的2GHz GBW跟你想的2GHz GBW不是一个概念。你得明白，你为什么要将0dB点做到2G?你要弄清楚你的反馈系数

应该是double poly triple metal

输出级晶体管的寄生电容大概在几百fF；3.5bitMDAC的反馈系数我取的是1/9，因为要在75MHz的采样频率下稳定到下一级的0.5LSB，所以计算出来大概是2GHz，不知道我理解对不对?如有理解不对的地方，请前辈多多指点，谢谢。

反馈系数 为何选择9 ?

3.5bit的增益是8，加上寄生的效应按9算

你如果是10bit，则550fF 的电容有点大。
一般1.5bit/stage的结构，首级电容0.5pF就够了。
你首级是3.5bit所以电容应该可以更小才对。
当然这要看你的工艺怎样了。
另外你的AC仿真貌似不是带开关和电容一起仿真的，
你怎么估计寄生的影响呢?
最好也仿真瞬态，看看settling如何?

你的电路里所加的电容你自己有什么根据呢?
总体感觉你只是在仿真运放，而不是MDAC.
这个电路离实际能用的电路还差很远，用的是
理想源实现的CMFB，你应该用开关电容做反馈。
或者连续型cmfb加开关电容。
也许你还不会把运放放在MDAC中仿真AC特性，
不要单独的仿真ota，那样你看不到实际情况。
多问问导师或师兄吧。
做pipeline实际是考验电容的匹配的，你要熟悉
电容的mismatch！然后才是有根据的选择电容。
如果你做什么都有合理的根据，那离好的结果就不远了。
加油！

实际上，AC仿真我是加上了所有外围的电路的，包括开关，运放输入电容等。

多谢你提了这么多参考意见。cmfb是等效的，cmfb的电容我也是加上，算在负载里面的。

他用的运放是foldedcascode外加gainboosting，你用miller-2stage?

电阻精确度不够，必须和它一模一样。

我用.18工艺，设计过一个增益提高型的运放，增益可以达到107dB，开环情况下单位增益带宽达到2.4G，单端负载电容2.1p，电路15mA左右，你应该先考虑好你的反馈系数，以及输入端寄生电容对反馈系数的影响。

实际的电路第一级是共源共栅结构（加上运放增益提高），第二级是共源放大器(miller 补偿）。我贴上的图，只是为了说明第二级的输出极点太低了。

这个运放的极点跟电阻没有关系吧?