求助2个关于网表仿真的问题

hsim的verilog 代码的子电路的port 顺序和调用的电路顺序不一样 怎么处理的
hsim的verilog代码的子电路的port数和引用的电路port数不一样怎么处理

很着急。关于第二个问题，我有的网表不会报端口数不对的error，有的网表仿真的时候会报有几个端口没接上的error

端口的数目和顺序无论如何都是要一致起来的. 至于怎么一致,要看你产生网表的流程怎么样了.

2楼说的对，端口数和顺序是必须要对上的！