deta-sigma PLL中噪声问题？求指教
DSM能不能理解为给多模分频器产生一系列的控制信号，这个控制信号的周期性导致了spur,
DSM中的控制信号是不是就是周期变长了，变成一个伪随机。从而把SPUR减小了，是这么理解么?
看文章里都说把噪声推向高频，可是还搞不懂这个噪声是哪来的，deta-sigmaADC里的噪声好像是量化器引起的，可是小数分频里没有量化这一过程啊！噪声哪来的呢！如果分频比定了，那DSM控制信号序列不也就定了吗，晕了！
求高手高手高高手指点啊！
自己顶！
再顶！
自己理解。伪随机控制信号的周期T越大，那么f=1/T越小，经过调制后,若f趋近0，那么噪声能量将被在频谱上被展开，即噪声被推倒高频了。这样理解对不对啊?！
你发站内问吧，回复的内容太多，我有一定的理解，可以给你一些我自己的想法
多谢多谢！ 好人啊！
我给你发短消息了啊 你木有回复啊！
DSM能不能理解为给多模分频器产生一系列的控制信号，这个控制信号的周期性导致了spur,
DSM中的控制信号是不是就是周期变长了，变成一个伪随机。从而把SPUR减小了，是这么理解么?
也可以这么理解，传统的小数分频采用的双模的方法实现，周期是非常明显的，由这种周期性产生的spur（杂散）也是非常明显的。杂散的数量多，且功率也比较大，严重影响频谱的纯度。我想你应该比较容易理解，DSM可以认为是实现多模分频了，由DSM产生的序列，使得小数分频的周期变得更长一点，也就是使得小数分频的序列更具有随机性。但是通过DSM产生的输出序列的周期长度也是有限的。因此，周期性的存在使得基于DSM结构的小数分频同样会有spur产生。这个spur显然也是同输出序列的周期性密切相关的。
看文章里都说把噪声推向高频，可是还搞不懂这个噪声是哪来的，deta-sigmaADC里的噪声好像是量化器引起的，可是小数分频里没有量化这一过程啊！噪声哪来的呢！如果分频比定了，那DSM控制信号序列不也就定了吗，晕了！
DSM结构中是存在量化器的啊。这个是你自己的对结构没有好好的分析清楚。给你举个例子吧。对于一阶DSM结构，如果没有量化器，最后怎么可能输出0 ，1（也可以使其他值）序列呢?需要仔细再分析结构哈。噪声是由于输入和输出的误差引起的。你想想，输入是一个n>1 bit的数，输出变成m<n bit的数，这中间显然存在误差。当然最终体现出的就是噪声了。通过Z域模型的分析和matlab仿真，你可以很清楚的看出，DSM将噪声推向高频。
你这个理解我觉得是有问题的哈。需要好好理解DSM结构的Z域模型，从理论上先分析它。Z域分析清楚了再转化成在频率域上，你就可以看出确实随着频率的变化，噪声能量被推向高频了。
还是建议你多看文章，做做仿真，这些问题就慢慢明白了！自己看明白了才是真正懂了哈
学习，学习。
给vco的控制信号如果存在周期性的扰动，假如这个扰动的角频率是Wm,那么输出信号会在频率Wo+N*Wm产生spur,N为整数，那么如果Wm小了，那么频谱上量化噪声不久被展开了吗，相当于SPUR的能量被平均了，我暂时的这么想的，呵呵。可能不对是吧！ 我在研究研究。谢谢你了
非常感谢您的赐教！
需要仔细再分析结构哈。噪声是由于输入和输出的误差引起的。你想想，输入是一个n>1 bit的数，输出变成m<n bit的数，这中间显然存在误差。当然最终体现出的就是噪声了。通过Z域模型的分析和matlab仿真，你可以很清楚的看出，DSM将噪声推向高频。
感觉在Z域上还是很好理解的！
我感觉我还是有一个可能错误的概念导致我不理解量化噪声的来源，我是这么想的，对于一个一阶的deta-sigma,如果输入是M/2^K,那么在2^K周期内产生M个1,那么输出不就是M/2^K么，数字电路怎么会量化错误！感觉肯定是哪个概念错了！
您说的输入是一个n>1 bit的数，输出变成m<n bit的数，这中间显然存在误差不太理解！
感觉还是文章看少了！呵呵。
对于一阶单bitDSM，每个时钟周期输出就是1bit序列（0,1），而你每个时钟周期输入的是多位（比如32bit，48bit），显然需要经过量化才行了。
显然不对三，你可以做做实验看看是不是你想的这样。看看杂散出现的位置是否出现在你说的那个位置
在ADC里面，量化噪声是由有限的分辨率产生的，在小数PLL里，你的输入不管是不是多位的，你的输入定了，那么你的输出就是一个固定的伪随机序列，我的理解是一个输入固定对应一串伪随机序列。数字电路是理想情况是不会发生错误逻辑的。我因该是走到这个错误的胡同了。呵呵。我再去理解一下DSM吧。谢谢你 。你是在在校学生还是工作了呢?