一个简单的verilog问题。

小弟想问个简单的verilog问题·。上面是个DFF的verilog代码。后面两幅图是仿真结果，图中的粉红色的仿真结果为Q的输出，可以看出初值为0。但是我想问的是，此时reset为高电平，而且posedge CLk也不满足，为何会有初值,为何(RST！)会执行，会复位?

这个问题回答过了吧。http://bbs.eetop.cn/thread-339150-1-1.html
抱歉我扫描问题一般是从新的到旧的。

抱歉，不小心发了两次。