Simulation的 工具 --使用Verilog A 和spice netlist

设计Analog电路, 先将次要block用verilogA, 做function 描述,

主要block使用spicenetlist描述, 及simulation

请问, 除了Cadencetool 外, 有那些tool 可以
spicenetlist 和 verilog A 共同simulation

碰到同样的问题，同问。

再补充一问, 回答时, 请加上是在 windows 平台, 还是 Linux平台

有好多工具，cadence的spectre，magma的Finsim等等

spectre

HSPICE也可以吧

cadence的APS也可以支持verilogA，速度比较快。

学习一下啊

Eldo
Hsim